Разработанная проектировщиком функционально-логическая схема подлежит далее реализации на наборе стандартных ИС той или иной серии или на наборе библиотечных элементов той или иной БИС/СБИС с программируемой структурой. В обоих случаях возможны несовпадений элементов подлежащей изготовлению схемы и имеющихся для ее реализации. Типовыми ситуациями .здесь являются наличие у имеющихся элементов "лишних" (неиспользуемых в данном случае) входов, наличие в корпусах ИС лишних элементов или, напротив, нехватка у имеющихся элементов необходимого числа входов или нагрузочной способности.
Режимы неиспользуемых входов
Вопрос о режиме "лишних" входов решается с учетом конкретного типа используемой схемотехнологии.
Пусть, например, нужно получить конъюнкцию (или ее инверсию) пяти переменных. В стандартных, сериях нет; соответствующих элементов с пятью входами, и придется взять элемент с восемью входами, у которого окажется три "лишних" входа. Принципиально возможно поступить следующим образом: не обращать внимания на "лишние", входы (т. е. оставить их разомкнутыми), подсоединить их к задействованным входам или подать на них некоторые константы. С точки зрения логических операций все три возможности правомерны (рис. 1,19, а). Если же учесть особенности той или иной схемотехнологии, то выбор варианта действий становится определенным.
Для ЭСЛ решение такое: неиспользуемые входы остаются разомкнутыми. Это объясняется тем, что в схемах самих элементов уже предусмотрены специальные резисторы, связанные с источником питания, которые обеспечивают необходимые условия "лишним" входам.
а
б
в
Рис. 1.19. Принципиально возможные (а) и рекомендуемые (б) режимы неиспользуемых входов логических элементов, схема формирования сигналов логической единицы (а)
Для КМОП и ТТЛ(Ш) неиспользуемые входы разомкнутыми не оставляют. Для КМОП это строгая рекомендация, т. к. у них очень велики входные сопротивления и, следовательно, на разомкнутые входы легко наводятся паразитные потенциалы, которые могут изменять работу схемы. Для ТТЛ(ШУ строгого запрета на оставление разомкнутых входов нет, но это делать незачем, т. к. вследствие этого пострадают параметры быстродействия элемента. Подсоединение "лишних" входов к задействованным для КМОП и ТТЛ(Ш) принципиально возможно, но .нежелательно, т. к. оно приводит к увеличению нагрузки на источник сигнала, что также сопровождается уменьшением быстродействия источника сигнала.
Таким образом, для КМОП и ТТЛ(Ш) режим неиспользуемых входов—подсоединение их к константам (логическим единицам или нулям), не изменяющим работу схемы для задействованных входов. При этом уровни напряжений U1 и U0 для КМОП совпадают с уровнями Ucc и "земли", к которым и подключают неиспользуемые входы. У элементов ТТЛ(Ш) уровень U1 на 1,5...2 В ниже уровня Ucc, поэтому для предотвращения пробоев неиспользуемые входы подключают к источнику питания Ucc через резисторы R, (обычная рекомендация: R = 1 кОм), причем к одному резистору разрешается подключать до 20 входов.
Примеры, иллюстрирующие перечисленные способы подключения неиспользуемых выводов ИС, показаны на рис. 1.19, б. Сигналы логической единицы можно получать от специального элемента (рис; 1.19, в), причем, если это мощный элемент, то он может иметь коэффициент разветвления до 30.
Режимы неиспользуемых элементов
Если не все элементы, имеющиеся в корпусе ИС, использованы в схеме, то неиспользованные также подключены к напряжению питания, которое является общим для всего корпуса. Если же мощности, потребляемые элементами в состояниях нуля и единицы, не равны, то имеет смысл поставить неиспользуемый элемент в состояние минимальной мощности, подав на какой-либо из его входов соответствующую константу.
Наращивание числа входов
Для элементов И и ИЛИ это не представляет трудностей: для получения нужного числа входов берется несколько элементов, выходы которых объединяются далее элементом того же типа. Наращивание числа входов для операций И-НЕ, ИЛИ-НЕ, в сущности, производится аналогичным методом, но в схеме появляются дополнительные инверторы (рис. 1.20, а). На этом рисунке звездочка обозначает операцию Шеффера или Пирса.
а б в
Рис. 1.20. Схемы наращивания числа входов (а) и снижения нагрузки на выходах логических элементов (б, в)
Снижение нагрузок на выходах логических элементов
Это может понадобиться, если нагрузки превышают допустимые значения, а также для повышения быстродействия схем, на которое нагрузки элементов оказывают самое непосредственное влияние. Чем больше число нагрузок у элемента — источника сигнала (или нестандартная внешняя нагрузка), тем большее время тратится на достижение выходным сигналом порогового уровня при переключении, т. е. на изменение его логического состояния.
Для предотвращения потерь быстродействия из-за нагрузок на выходах
сильно нагруженных элементов применяют буферизацию или разделение
нагрузки (рис. 1.20, б, в).
Введение буферных каскадов ускоряет работу источника сигнала, но вносит собственную задержку в тракт передачи сигнала. Будет ли в конечном счете эффект ускорения, определяется конкретным расчетом.
При разделении нагрузки новые элементы с задержками в тракт передачи сигнала не вводятся, но увеличивается нагрузка на тот источник сигнала, который питает рассматриваемую схему. Поэтому и здесь эффективность приема должна оцениваться конкретным расчетом.
Литература к главе: [37], [2], [28], [З6], [21], [46].
Глава 2
Функциональные узлы комбинационного типа. 1
§ 2.1. Введение в проблематику проектирования ЦУ комбинационного типа. 1
§ 2.2. Двоичные дешифраторы. 7
§ 2.3. Приоритетные и двоичные шифраторы. Указатели старшей единицы. 10
§ 2.4. Мультиплексоры и демультиплексоры. 13
§ 2.5. Универсальные логические модули на основе мультиплексоров. 15
§ 2.6. Компараторы. 21
§ 2.7. Схемы контроля. 24
§ 2.8. Сумматоры. 32
§ 2.9. Арифметико-логические устройства и блоки ускоренного переноса. 42
