Каскадирование дешифраторов

Очень часто в распоряжении разработчиков цифровой аппаратуры оказываются дешифраторы меньшей размерности, чем требуется. Вполне естественно возникает вопрос: Как построить дешифратор m-разрядного кода, если имеются дешифраторы n-разрядного кода, причем m > n?

Для ответа на этот вопрос рассмотрим уравнения полного дешифратора с активной единицей на выходах при n = 3:

В уравнениях для y₀...y₃ переменная С встречается только с инверсией, а для y₄...y₇ – только без инверсии, в то время как переменные B и A образуют совпадающие комбинации в y₀ и y₄, y₁ и y₅ и т. д. Примем переменную C за вход разрешения Е для дешифратора 2 – 4 (см. рис. 2.1,в). функциональное обозначение этого дешифратора показано на рис. 2.4,а.

Из уравнений также видно, что для реализации дешифратора 3 – 8 необходимо взять два дешифратора 2 – 4 со входом управления и один внешний дополнительный инвертор. Получается схема, приведенная на рис. 2.4,б.

Заметим, инвертор и шина x₂ – это простейший дешифратор 1 – 2 (рис. 2.1,а). Если вместо него взять дешифратор 2 – 4, то можно получить дешифратор 4 – 16 на пяти дешифраторах 2 – 4 (см. рис. 2.4,в). один из них будет дешифрировать наборы, представленные двумя старшими переменными, и управлять остальными четырьмя дешифраторами. Вход Е этого дешифратора будет являться входом управления для всего дешифратора 4 – 16.

Рис. 2.4. Схемы каскадирования дешифраторов:

а) условное обозначение дешифратора 2–4 со входом управления,

б) схема получения дешифратора 3–8 из двух дешифраторов 2–4,

в) схема получения дешифратора 4–16 из пяти дешифраторов 2–4