Комбинационные логические схемы

Комбинационными устройствами, или логическими автоматами без памяти, называются цифровые схемы, напряжение на выходах которых в любой момент времени однозначно определяется комбинацией входных сигналов в этот же момент времени.

Работа комбинационных схем описывается булевыми функциями, которые можно записать в аналитическом виде по заданной схеме. В связи с этим анализ комбинационных устройств проводится по алгоритму анализа булевых функций (см. раздел 5.2.4.2.), то есть сводится к построению таблицы истинности полученной функции.

Таблица истинности отражает все возможные комбинации сигналов на входах схемы и соответствующие им сигналы на выходах, что и требуется для анализа устройства.

К автоматам без памяти относятся шифраторы, дешифраторы, мультиплексоры, демультиплексоры, сумматоры и многие другие устройства цифровой техники.

Рассмотрим коротко назначения некоторых типовых комбинационных логических узлов, которые в дальнейшем будут использоваться для синтеза этих устройств.

Шифраторы, или кодеры, чаще всего используются для преобразования десятичных цифр и других символов в двоичный цифровой сигнал, соответствующий номеру символа. Это происходит, например, при вводе информации с клавиатуры в компьютерах и калькуляторах, когда при нажатии каждой клавиши формируется определенный цифровой сигнал – электрический код символа.

Дешифраторы (ДС), или декодеры, выполняют функцию, обратную шифратору. Чаще всего используются так называемые полные дешифраторы, называемые еще «1 из ». Эти ДС вырабатывают высокое напряжение (лог.1) только на одном из выходов в зависимости от значения -разрядного сигнала на входе (электрического кода символа). Такие дешифраторы используются, например, при обращении процессора к регистрам компьютера, в том числе к ячейкам оперативной памяти, по их адресу (номеру регистра в двоичной системе счисления), электрический код которого приходит на вход дешифратора.

Мультиплексорами ( от multiplex – многоразрядный) называются устройства для электрически управляемой коммутации сигналов с одного из информационных входов на один выход. Подключение нужного входа на выход осуществляется цифровым сигналом, который является электрическим кодом адреса этого входа и приходит на адресных входных линий мультиплексора (адресные входы).

В микропроцессорных системах управления мультиплексоры устанавливаются на удаленных объектах для передачи информации от нескольких источников по одной выходной линии связи.

Демультиплексоры ( ) выполняют операцию, обратную мультиплексорам, то есть используются для подключения сигнала с одного информационного входа на выходов. Выбор нужного выхода, как и в , осуществляется по электрическому коду адресавыхода, приходящего на адресные входы . При адресных входах может иметь до выходов.

Для примера на рис. 4 приведена схема на два выхода и показаны три этапа анализа схемы по указанному выше алгоритму.

Рис.4 . Три этапа анализа схемы демультиплексора на два выхода

Адреса двух выходов и записываются одноразрядным двоичным числом 0 и 1 соответственно, поэтому – единственная входная адресная линия.

Из схемы следует, что булевы функции выходов имеют вид , .

Таблица истинности демультиплексора показана на рис.4 справа.

Из таблицы видно, что схема по сигналу на адресном входе подключает информационный входной сигнал на соответствующий адресу выход.

Используются для передачи данных по общему каналу связи с разделением во времени между несколькими приемниками информации. Цифровые и широко используются в цифровой телефонии, заменив электромеханические коммутаторы.

Арифметические сумматоры являются составной частью арифметико-логического устройства (АЛУ) микропроцессора, в котором складываются два -разрядных цифровых сигнала.

Многоразрядный сумматор содержит -1 полных одноразрядных сумматоров и один полусумматор, который стоит в младшем разряде слагаемых сигналов.

Эти устройства имеют следующие выводы: и – входы суммируемых величин, – сумма, – вход переноса в -й разряд, – выход переноса из младшего разряда.

Условное графическое обозначение полусумматора и одноразрядного полного сумматора показано на рис.5.

Рис.5. Графическое обозначение одноразрядного полного сумматора и полусумматора.