Динамические оперативные запоминающие устройства ДОЗУ

Запоминающие элементы ЗЭ ДОЗУ (DRAM) построены на МОП-транзисторах. Основой ЗЭ является паразитная ёмкость транзистора. Такие ЗУ значительно проще, обеспечивают в 4…5 раз большую информационную ёмкость и потребляют меньше энергии, чем ЗУ на триггерах. На рисунке 2.3 приведена схема динамического ЗЭ.

ША – шина адреса; ШР0, ШР1 – разрядные шины; С_П1, С_П2 – паразитные ёмкости, заряд или отсутствие заряда которых соответствует логическим «1» или «0»; VT2 и VT4 – транзисторы усилителя считывания; VT1, VT3 – ключи, отключающие или подклю-

чающие конденсаторы С_П1, С_П2 к разрядным шинам. На разрядных шинах в режиме

хранения поддерживается напряжение, среднее между уровнями «0» и «1».

а) б)

Рисунок 2.3 – а) схема динамического ЗЭ на МОП-транзисторах; б) временные диаграммы сигналов при считывании данных в динамических ЗУ

При записи подаётся положительный импульс в ША; и в зависимости от того, записывается «0» или «1» подаётся отрицательный – в ШР0 или положительный в ШР1 Транзисторы VT1 или VT3 открываются и информация заносится в ёмкости в виде зарядов. При записи «0» разряжается С_П2, а при записи «1» заряжается С_П1.

Записанная информация из-за саморазряда разрушается, поэтому должна восстанав-

ливаться, регенерироваться. Для регенерации на ША периодически, через 2-8 мс, по-даётся положительное напряжение, открывающее ключи, а наШР0 и ШР1, напряжения,

соответствующие уровням «0» и «1», за счёт чего заряды конденсаторов С_П1, С_П2 сох-раняются неизменными.

При считывании положительное напряжение подаётся только на ША и конденсаторы С_П1, С_П2 соединяются с разрядными шинами ШР0 и ШР1. Если был записан «0», то С_П2 заряжается и на ШР0 формируется отрицательный импульс. Если была записана «1» то С_П1 разряжается и на ШР1 формируется положительный импульс.

Рисунок 2.4 – Структурная схема динамического ОЗУ

Структурная схема ИМС динамического оперативного запоминающего устройства ДОЗУ БИС К565РУ5 приведена на рисунке 2.4.

В состав БИС входят: регистры адреса строки и столбца, принимающие и хранящие адрес ЯП; дешифратор строк; дешифратор столбцов, совмещённый с усилителями счи-тывания; накопитель; логика управления. Дешифраторы преобразуют двоичные адреса во внутренние сигналы управления.