Практически все устройства ЭВМ сочетают функции по переработке информации с функцией хранения. Неотъемлемой частью таких устройств является элемент памяти. В арифметических и логических устройствах для хранения информации чаще всего используется элемент с двумя устойчивыми состояниями - триггер.
Структурную схему триггера можно представить в виде запоминающей ячейки и схемы управления (рис.1). Запоминающая ячейка - это схема, которая может принимать два стабильных состояния. Она имеет два выхода: Q и `Q, сигналы на которых всегда противоположны, а также два установочных входа: S и R. В общем случае запоминающая ячейка может иметь несколько установочных входов, на каждый из которых подаются управляющие сигналы. Запоминающая ячейка обычно строится из двух логических элементов, которые взаимно охватываются обратной связью. При этом в качестве элементов используются схемы И-НЕ или ИЛИ-НЕ (рис.2).
Схема управления преобразует информацию, поступающую на входы Еi, в сигналы, которые подаются на установочные входы запоминающей ячейки. В некоторых схемах выходные сигналы триггера также участвуют в обработке поступающей информации (на рис.1 эта связь показана пунктиром).
Как правило, триггеры имеют еще один вход - вход для тактовых сигналов генератора. Импульсы, поступающие на этот вход, определяют моменты приема триггером входной информации. Поэтому обобщенная схема триггера имеет еще один вход - вход для тактовых импульсов. Поскольку прием входнойинформации синхронизирован с моментом подачи тактового импульса, то будем называть такой триггер триггером, управляемым по тактовому входу, или синхронным триггером.
Таким образом, рассматриваемые ниже триггеры обладают свойствами: на входы Е1 и Е2 поступают сигналы, несущие логическую информацию (входную информацию), на вход С поступают импульсы, которые логической информации не несут, а являются только сигналами генератора тактовой частоты. Входная информация принимается на хранение в триггер только с поступлением тактового импульса. Такое описание соответствует синхронной работе триггера. Но триггер, управляемый по тактовому входу, можноприменятьи при асинхронной работе.
При асинхронной работе на тактовый вход триггера сигналы могут поступать как с других триггеров, так и от схем, непосредственно не связанных с тактовыми импульсами. Поэтому необходимо различать понятия «асинхрон-
ный триггер» и «асинхронная работа» триггера, управляемого по тактовому входу.
Общая структура триггера:
СУ - схема управления,
ЗЯ – запоминающая ячейка,
Е1 , Е2 - логические входы,
С – вход для тактовых импульсов.
Запоминающая ячейка:
(S - SET - установка, R - RESET - сброс).
ЛОГИЧЕСКОЕ ОПИСАНИЕ ТРИГГЕРА
Для триггера возможны четыре вида переходов из состояния Qt в состояние Q t+dt: Qt = 0, Q t+dt = 0; Qt = 0, Q t+dt = 1;
Q t+dt = 0, Qt = 1; Qt = 1, Q t+dt = 1,
где Qt - состояние триггера до поступления тактового импульса;
Q t+dt - состояние триггера после поступления тактового импульса.
Для каждого из четырех возможных переходов из состояния Qt в состояние Q t+dt всегда должна иметься комбинация входных сигналов Еi, которая вызывает данный переход. Иногда вводятся ограничения на появление определенных комбинаций входных величин. Например, для триггера с установочными входами недопустимо одновременное появление сигнала 1 на обоих входах, так как такая комбинация входных сигналов вызывает случайный переход триггера. Поэтому комбинации входных сигналов, вызывающие случайные переходы триггера, называют запрещенными.
Если каждой комбинации входных переменных поставить в соответствие каждое из возможных состояний триггера, в том числе и неопределенное состояние, то можно получить триггеры, которые будут иметь различное логическое описание.
Логические свойства триггеров можно выразить с помощью таблицы переходов (таблицы 1 и 2). Таблица переходов определяет зависимость выходных сигналов триггера от значений входных сигналов и от состояния триггера в предыдущий момент времени. Содержание таблицы может быть представлено характеристическим уравнением, которое также дает связь между сигналами на входе и выходе триггера.
Обычно триггер, управляемый по тактовому входу, кроме логических (информационных входов Ei) имеет входы предварительной установки триггера в 0 и 1. Сигналы, поступающие на эти входы, пользуются приоритетом, т.е. вне зависимости от состояния других входов триггера эти сигналы сразу (по переднему фронту) устанавливают триггер в соответствие со своим значением. Установочные входы обозначаются двоичными символами 0 и 1. Для каждого типа триггера, задаваемого таблицей переходов, вводится свое обозначение логических входов, отличное от общего обозначения E и от обозначения установочных входов.
D - ТРИГГЕР
Триггер имеет один логический вход D (DELAY - задержка), состояние которого с каждым тактовым импульсом передается на выход, т.е. выходные сигналы представляют собой задержанные входные сигналы (таблица 1).
Таким образом, D - триггер является элементом задержки входных сигналов на один такт.
Характеристическое уравнение триггера:
Q t+dt = Dt
Таблица 1
Время t
Время t + dt
(D, T)
D - триггер
T - триггер
Q
`Q
T - ТРИГГЕР
T - триггер также имеет один логический вход T (TRIGGER). Если на этот вход подана 1, то с каждым тактовым импульсом триггер переходит в противоположное состояние, если на входе находится 0, то триггер остается в прежнем состоянии (таблица 1). Таким образом, T - триггер реализует отсчет по модулю 2.
Характеристическое уравнение триггера:
Q t+dt = `Tt Q t + Tt`Q t
или, применяя более компактную запись,
Q t+dt = (`T Q + T`Q )t
Таблица 2 определяет логические свойства триггеров с двумя входами.
Таблица 2.
E1t
E2 t
Q t+dt
S, J, V
R, K, D
RS-триггер
JK-триггер
DV-триггер
Q t
X
Q t
`Q t
Q t
Q t
RS-ТРИГГЕР
Вход Е1 у RS-триггера называют входом S (SET-установка), а вход Е2 - входом R (RESET-сброс). Но по входу S триггер устанавливается в единичное состояние, а по входу R - в нулевое. Одновременная подача на оба входа триггера сигналов, равных 1, запрещена, что отмечено в таблице знаком X. Если на оба входа поданы сигналы, равные 0, то триггер не изменяет своего состояния.
Характеристическое уравнение триггера:
Q t+dt= (S + `R Q) t при условии (R S)t = 0.
RS - триггер может быть переведен из состояния Q t = 0 в состояние Q t+dt = 0 двумя различными комбинациями входных сигналов: R = 0, S = 0 и R = 1, S = 0. Переход из состояния Q t = 1 в состояние Q t+dt = 1 также может быть вызван двумя комбинациями входных сигналов: R = 0, S = 0 и R = 0, S = 1.
JK - ТРИГГЕР
Триггер имеет два входа, которые называются здесь J и K (E1 - J, E2 - K). Сигнал по входу J устанавливает триггер в единичное состояние, а по входу К - в нулевое. Если комбинация входных переменных J = K = 1, то триггер изменяет свое состояние на противоположное (таблица 2).
Характеристическое уравнение триггера:
Q t+dt = (J `Q + `K Q) t.
JK - триггер имеет все преимущества D- и Т-триггеров и в силу своей универсальности нашел широкое применение в цифровых системах. Он может исполнять все операции перечисленных триггеров. Необходимые изменения в схеме отражены на рисунке 7.
DV - ТРИГГЕР
Несмотря на изложенные преимущества JK - триггера, является спорным признание за ним единственной и лучшей формы универсального запоминающего элемента. При обсуждении достоинств триггера существенны два момента: первое - внутреннее строение не должно быть сложным; второе - структура различных устройств с применением триггеров должна быть реализована, по возможности, с небольшим количеством дополнительных логических элементов.
В таб.2 определен DV - триггер. DV - триггер имеет два входа: D (Delau - задержка ) и (Vorentscheidung - предрешение). Если на вход V поступает сигнал 0, то триггер с приходом тактового импульса не изменяет своего состояния при любом сигнале на входе D. Если же на вход V поступает сигнал 1, то DV - триггер ведет себя как D - триггер, т.е. осуществляет запоминание на один такт информации, поступающей на вход D.
Характеристическое уравнение триггера:
Q t+dt= (DV + QV)t
ТЕХНИЧЕСКАЯ РЕАЛИЗАЦИЯ ДВУХТАКТНЫХ ТРИГГЕРОВ
Триггер, построенный по принципу MASTER + SLAVE, - двухтактный триггер, - это триггерный каскад, состоящий из двух частей - триггеров MASTER и SLAVE (основного и дополнительного), одновременный прием информации в которых запрещен. Информация в SLAVE-часть поступает только после того, как она будет принята в MASTER-часть и окончится тактовый импульс, разрешающий прием входной информации в MASTER-часть. Такая последовательность в приеме информации достигается включением инвертора в цепь тактовых импульсов для SLAVE-триггера. Основная схема триггера, построенная таким образом, представлена на рисунке 3.
Структурная схема триггера, построенного по принципу MASTER – SLAVE.
I и II - триггеры, управляемые тактовыми импульсами.
Если на тактовый вход подается сигнал 1, то входная информация принимается в MASTER-часть (основной триггер), в это время SLAVE-часть (вспомогательный триггер) остается в покое. Информация в MASTER-часть принимается в течении всего времени тактового импульса. Если на тактовом входе сигнал 0 (тактовый импульс отсутствует), то прием информации в MASTER-часть запрещен (в это время разрешается смена сигналов на логических входах триггера), а SLAVE-часть принимает информацию, хранимую в MASTER-части.
ДВУХТАКТНЫЙ RS - ТРИГГЕР
RS - триггер, построенный по принципу MASTER - SLAVE, представляет собой каскад из двух RS-триггеров, управляемых тактовыми сигналами. Логическая структура триггеров на элементах И - НЕ показана на рисунке 4. Тактовый импульс к SLAVE-части подается через инвертор. Изменение сигнала на выходе 2-х-тактного триггера появляется только после окончания тактового импульса.
Двухтактный RS-триггер. Пунктиром показана обратная связь для
двухтактного JK-триггера; `S и `R - установочные входы.
Рис.5. Условное обозначение RS - триггера.
ДВУХТАКТНЫЙ JK - ТРИГГЕР
Любой двухтактный RS-триггер, который имеет несколько R и S входов, объединенных функцией совпадения, может быть преобразован в двухтактный JK-триггер. Для этого необходимо завести обратную связь с выходов триггера на его входы: с выхода Q на вход R, а с выхода `Q - на вход S (рис.4). Обычно в 2-х - тактном JK-триггере эта связь постоянно задействована.
ДВУХТАКТНЫЙ D - ТРИГГЕР
Двухтактный D-триггер можно получить из двухтактного RS-триггера, если на вход R подавать инвертированный сигнал входа S. Однако целесообразно использовать для инвертирования уже имеющиеся элементы (рис.6).
ДВУХТАКТНЫЙ DV - ТРИГГЕР
Если к двухтактному D-триггеру добавить еще один вход для запрета тактового импульса (пунктирная линия на рис. 6), то получится двухтактный DV-триггер. Легко заметить, что входы C и V можно поменять местами без нарушения логики работы триггера.
Двухтактный D-триггер.
Пунктиром показан вход для двухтактного DV-триггера.
ПОДГОТОВКА К ВЫПОЛНЕНИЮ РАБОТЫ N2
1. Изучить описание лабораторной работы.
2. Изобразить функции, выполняемые JK-, DV-, D - триггерами
3. Изобразить временные диаграммы сигналов X1 , X2 , Q, `Q триггера (рис.9) в соответствии с временной диаграммой (рис.11в).
ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ
1. Исследовать асинхронный RS - триггер на двух элементах И-НЕ. Задавая последовательность входных сигналов в соответствии с временной диаграммой, построить диаграмму изменения выходных сигналов Q и `Q.
Рис.10
Составить таблицу состояний и уравнение триггера:
Q t+dt = f (St, Rt, Q t)
2. Исследовать одноступенчатый и двухступенчатый синхронные RS-триггеры, задавая входные сигналы в соответствии с диаграммой (рис.11в).
Построить временные диаграммы сигналов Q, `Q; Q', `Q'. (Q', `Q'- выходы одноступенчатого RS-триггера; Q, `Q - выходы двухступенчатого RS-триггера) и сравнить с полученными в п.3 домашней подготовки.
Рис.11 а).
S2=1, R2=1.
Рис.11б).
Рис.11 в).
3. Исследовать одноступенчатый DV-триггер в соответствии с
диаграммой рис.12.
Рис.12
Построить диаграммы сигналов Q, `Q. Составить таблицы состояний и уравнение DV - триггера:
Q t+dt = f (Dt, Vt, Q t)
4. Исследовать универсальный JK - триггер:
Рис.13.
Диаграмма изменения входных сигналов приведена на рис.14.
Рис.14.
5. Реализовать на JK - триггере D и T - триггеры.
Входные сигналы задаются на рисунке 15.
Рис.15.
Построить временные диаграммы сигналов Q , `Q. Составить таблицу состояний и уравнение JK - триггера:
Q t+dt = f (Jt, Kt, Q t)
Отчёт должен содержать: схемы триггеров, временные диаграммы,
таблицы состояний, уравнения и выводы
по всем пунктам проделанной работы.
Контрольные вопросы
1. Какими свойствами обладают синхронные триггеры?
2. В чем различие между асинхронными и логическими входами
синхронного триггера?
3. Объясните работу синхронного двухступенчатого триггера.
4. Объясните работу триггера с динамическим управлением записью.
ЛИТЕРАТУРА
1. Каган Б.М. Электронные вычислительные машины и системы.
