Лабораторная работа №6

«Триггеры»

Цель работы: изучить структуру триггеров различных типов и алгоритмы их работы {модуль 2 глава 6}.

1. Триггеры на логических элементах.

1.1. Асинхронный R-S триггер с инверсными входами.

Соберите схему триггера на логических элементах 2И-НЕ и проверьте таблицу его состояний.

Таблица 1
t_n	t_n+1
		Q_n+1

1.2. Тактируемый (синхронный) R-S триггер

Соберите схему триггера на логических элементах 2И-НЕ и проверьте таблицу его состояний.

Таблица 2
S	R	T	Q_n+1




х	х

1.3. D-триггер

Соберите схему триггера на логических элементах 2И-НЕ и проверьте таблицу его состояний.

Таблица 3
D	Т	Q_n+1

1.4. Задача: для R-S триггера с инверсными входами даны переменные входные параметры X и Y, изменение которых во времени показано на рис.1. По номеру своего варианта выбрать вид входных сигналов из таблицы:

№ варианта
R	x	y	x			y
S	y	x		y	x

Соберите схему R-S триггера с инверсными входами, подав на входы R и S коды с генератора слова, а на логический анализатор - входы R, S и выходы Q, . Коды генератора слова следует задавать так: биты S и R соответствуют битам D₀ и D₁, остальные биты D₂…D₁₅ равны 0. Выбрав по номеру варианта последовательность битов R и S для каждого Т_шаг, следует записать слово в шестнадцатиричном коде. Таким образом, в генератор слова вводится 10 слов (T_шаг=10).

Таблица 4
№ варианта
R
S

Например, в первом шаге R=0, S=1, следовательно в двоичном коде: 0000.0000.0000.0001 или в шестнадцатеричном 0001 – первый код генератора слова. Во втором шаге R=1, S=0: 0000.0000.0000.0010₂= 0002₁₆ – второй код генератора слова и т.д.

Получите с помощью логического анализатора временные диаграммы для R, S, Q, . Зарисуйте их.

2. Интегральные триггеры.

2.1. D-триггер 74175 (триггер-защелка).

Выберите из библиотеки Digitalинтегральную схему D-триггера 74175 (Quad D-type FF (clr)) . Данная интегральная схема содержит четыре двухступенчатых Д-триггера. На выходы 1Q, 2Q, 3Q и 4Q поступает информация с входов 1D, 2D, 3D, и 4D при значении стробсигнала CLK=1 информация “защелкивается”. Сигнал CLR’=0 сбрасывает триггер в исходное состояние. Питание микросхемы: 8 (GND) – общий провод, 16 (VCC)- U_пит.

2.1.1. Задание: Исследуйте поведение триггера, воспользовавшись одним из входов D_i и соответствующим выходом Q_i. В какой момент происходит защелкивание информации?

Нарисуйте схему подключения ИС 74175 для записи на выходах ее кода Q₄Q₃Q₂Q₁=0011. Соберите схему и зафиксируйте на выходах заданный код.

2.2. JK-триггер 7472.

Выберите из библиотеки Digital интегральную схему JK-триггера 7472 (AND-gated JK MS-SLV FF (pre, clr)). Данная интегральная схема содержит: входы - J1, J2, J3, К1, К2, К3; выходы – Q и Q’, а также стробсигнал CLK, сброс – CLR’ и вход предустановки PRE’. Питание микросхемы: 7 – общий провод, 14 - U_пит.

2.2.1. Ознакомьтесь с работой JK-триггера. Запишите таблицу состояний триггера. Какие строчки таблицы соответствуют работе JK-триггера в качестве RS-триггера и Т-триггера?

2.2.2. Задание: Соберите схему включения триггера 7472. На выходы подключите светодиоды. Проверьте все варианты таблицы состояний. Соберите схему D-триггера на JK-триггере и проверьте ее работу. В качестве инвертора воспользуйтесь соответствующим логическим элементом.

3. Содержание отчета.

3.1. Результаты п. 1.1, 1.2., 1.3., 1.4.

3.2. Схема и результаты п. 2.1.1.

3.3. Таблица п. 2.2.1 и пояснение к ней