Последовательный многоразрядный сумматор.

Если время элемента задержки равно одному такту, то сигнал переноса от предыдущего разряда, сформированный в предыдущем такте, поступит на нижний вход сумматора только в следующем такте, когда на входы a и b будут поданы значения следующего разряда чисел A и B. В результате на выходе S разряд за разрядом в виде последовательного кода будет формироваться двоичное число, равное сумме A и B, которая воспринимается сдвиговым регистром суммы.

Достоинством последовательного сумматора является простота схемы, требующая минимального количества оборудования, недостатком - низкое быстродействие, так как для сложения кодов n-разрядных чисел требуется (учитывая возможность переполнения) (n+1) тактов работы устройства.

30)Классификация сумматоров. Парал. СУММАТОР С ПОСЛЕДОВАТЕЛЬНЫМ ПЕРЕНОСОМ.Параллельный многоразрядный сумматор имеет значительно меньшее время выполнения операции.В этом устройстве операция сложения производится одновременно за один такт во всех n разрядах чисел A и B, поступающих в параллельном коде.Однако время выполнения операции сложения в параллельном сумматоре намного больше времени сложения в одноразрядном сумматоре.

В этом сумматоре сигнал переноса распространяется последовательно от разряда к разряду по мере образования числа суммы в каждом отдельном разряде.а Tпер=4tзд, где Tпер - время распространения переноса в четырехразрядном сумматоре. Tпер=tздn Поэтому в таком сумматоре при увеличении разрядности слагаемых чисел увеличивается время суммирования, а быстродействие уменьшается

32.Дешифраторы:наращ-е размерности дешифраторов:

Из малоразрядных DC можно постр.схему,эквивалентную DC большей разрядности. Для этого вх.слово делится на поля. Разрядность поля мл.разр.соотв.числу входов имеющихся DC. Оставшееся поле ст.разрядоа служит для получения сигналов разрешения работы одного из DC декодирующих голе младших разрядов. В кач-ве примера на рис. 2.5 приведена схема дешифрации 5-разрядного двоичного кода с помощью деш-торов И3-8И и "2-4". Для получения нужных 32 выходов составляется столбец из четырех деш-торов иЗ-8". Деш-тор "2-4" принимает два старших рвзряда входного кода. Возбужденный единичный выход этого деш-тора отпирает 1 из DС столбца по его входу разрешения. Выбранный деш-тор столбца расшифровывает три мл.разряда вх.слова. Каждому вх.слову соотв.возбуждение только 1 выхода. Например, при дешифрации слова X4X3x2XiXo = 11001г = 25ю на входе деш-тора первого яруса имеется код 11. возбуждающий его выход номер три (показано крестиком), что разрешает работу DC4 На входе DC4 действует код 001, поэтому единица появится на его первом выходе, т. е. на 25 выходе схемы в целом, что и требуется.

DC совместно со схемами ИЛИ можно использовать для воспроизведения произв.лог.ф-й. Действительно, на выходах DC вырабатываются все конъюнктивные термы (конституеиты единицы), которые только можно составить из данного числа аргументов. Логическая функция в СНДФ есть дизъюнкция некоторого числа таких Термов. Собирая нужные термы по схеме ИЛИ.можно получиib любую функцию данного числа аргументов.

На рис. 2.6 в качестве примера показана схема выработки двух функций F1=!X3!X2*X3X1 и F2=!x3!x2*x2!x1. Такое решение м.б.целесообразным при необх-сти выработки неск.ф-й одних и тех же аргументов.В эт.случае для выработки доп.ф-и добавляется только 1дизъюнктор.