Последовательные регистры.

Кроме параллельного соединения триггеров для построения регистров используются последовательное соединение этих элементов. Схемы, в которых триггеры соединены последовательно, называются последовательными регистрами.

Последовательный регистр (регистр сдвига) обычно служит для преобразования последовательного кода в параллельный и наоборот. Применение последовательного кода связано с необходимостью передачи большого количества двоичной информации по ограниченному количеству соединительных линий. При параллельной передаче разрядов требуется большое количество соединительных проводников. Если двоичные разряды последовательно бит за битом передавать по одному проводнику, то можно значительно сократить размеры соединительных линий на плате (и размеры корпусов микросхем).

Принципиальная схема последовательного регистра, собранного на основе D‑триггеров и позволяющего осуществить преобразование последовательного кода в параллельный, приведена на рисунке 8.30.

Рисунок 8.30 – Схема последовательного регистра

В этом регистре выход первого триггера соединён с входом второго, выход второго триггера соединён с входом третьего и т.д. Условно-графическое изображение рассмотренного последовательного регистра приведено на рисунке 8.31.

Рисунок 8.31 – Условно-графическое обозначение последовательного регистра на принципиальных схемах

Входы синхронизации в последовательных регистрах, как и в параллельных, объединяются. Это обеспечивает одновременность смены состояния всех триггеров, входящих в состав последовательного регистра.

Преобразование последовательного кода в параллельный производится следующим образом. Отдельные биты двоичной информации последовательно подаются на вход D0. Каждый бит сопровождается отдельным тактовым импульсом, который поступает на вход синхронизации C.

После поступления первого тактового импульса логический уровень, присутствующий на входе D0, запоминается в первом триггере и поступает на его выход, а так как он соединён с входом второго триггера, то и на его вход.

После поступления второго тактового импульса логический уровень, присутствующий на входе второго триггера, запоминается в нем и поступает на его выход, а так как он соединён с входом третьего триггера, то и на его вход. Одновременно следующий бит запоминается в первом триггере.

После поступления четвертого тактового импульса в триггерах регистра будут записаны уровни бит, которые последовательно присутствовали на входе D0. Теперь этими битами можно воспользоваться, например, для отображения на индикаторах.

Пусть на вход регистра поступает сигнал, временная диаграмма которого изображена на рисунке 8.32, тогда состояние выходов этого регистра будет последовательно принимать значения, записанные в таблице 8.7.

На рисунке 8.32 вместе с логическими уровнями записываются значения бит, которые передаются по соединительной линии или присутствуют на выходах сдвигового регистра.

В таблице 8.7 символом X обозначено неопределенное значение, возникающее в триггерах регистра при включении питания или оставшееся от предыдущего цикла работы схемы.

Рисунок 8.32 - Временная диаграмма работы сдвигового регистра

Таблица 8.7 – Состояние выходов сдвигового регистра