Примером такого подхода в построении 5/Г-ступени является БИС, разработанная итальянскими специалистами для цифровой системы PROTEL UT и получившая название интегрального коммутационного элемента (ECI).
ECI является S/Т-ступенью с параметрами S/T: (8/32)х(8/32). Микросхема ЕС1 может прямо подключаться к шине 8-битового процессора и является для него стандартным периферийным устройством. На рис. 2.20 показана ее структурная схема.
В схеме ECI можно выделить следующие функциональные блоки: синхронизирующее устройство (ТВ); преобразователи последовательного кода ИКМ кодового слова в параллельный и наоборот (s/p и p/s); речевое ЗУ (SM); управляющее ЗУ (СМ); логический интерфейс микропроцессора; мультиплексоры (мультиплексор адреса управляющей памяти - MUX SM ADDR, мультиплексор внутренней ИКМ шины - MUX IB, мультиплексор адреса речевой памяти - MUX CM ADDR).
Синхронизирующее устройство ТВ генерирует и формирует все необходимые синхронизирующие сигналы, используя два внешних сигнала - 4 кГц и 4,096 МГц. В частности, устройство задает два счетчика (входной и выходной) для преобразователей s/p и p/s. Кроме того, из синхросигнала 4 кГц схема ТВ задает три счетчика: CTl, CT2 и СТЗ.
Рис. 2.20. Структурная схема ECI
Первый счетчик (СТ1) формирует отсчет длительности одного канального интервала (примерно 4 мкс). Второй и третий счетчики (СТ2 и СТЗ) работают синхронно со счетчиком СТ1 и вырабатывают последовательные канальные адреса для чтения из управляющего ЗУ и записи в речевое ЗУ соответственно.
Речевое ЗУ организовано в виде 8 полей по 32 строки и 8 столбцов. Каждое поле соответствует номеру бита в кодовом слове, каждая строка — номеру канального интервала в структуре цикла ИКМ-30, а каждый столбец - номеру входящей ИКМ линии. Рабочий цикл ЗУ (около 4 мкс) - разделен на два подинтервала по 2 мкс каждый.
Первый подинтервал содержит восемь циклов длительностью 250 не каждый. В первом цикле в речевое ЗУ записываются по соответствующим адресам 8 бит из каждой линии ИКМ-30. Остальные циклы используются для связи с логическим интерфейсом микропроцессора и приема адреса считывания из управляющего ЗУ. Во втором подинтервале осуществляется считывание 8 бит кодовых слов согласно адресам, полученным из управляющего ЗУ.
Управляющее ЗУ имеет 9 полей по 32 строки и 8 столбцов. Каждое поле соответствует номеру канального интервала в структуре цикла ИКМ-30 (одно поле для проверочных бит). Адреса записаны в управляющем ЗУ так же, как и в речевом.
Рабочий цикл управляющего ЗУ организован аналогично рабочему циклу речевого ЗУ. Во время первого подинтервала ЗУ связано с микропроцессором для получения управляющих сигналов. Во втором подинтервале по сигналам счетчиков СТ1 и СТ2 восемь раз производится считывание адресов для управления речевым ЗУ, которые состоят из адресов считывания в речевом ЗУ ((1...8)-й биты) и одного проверочного бита для управления работой внутренней ИКМ линии.
Логический интерфейс микропроцессора обеспечивает связь ECI с микропроцессором THnaZ-80, из которого приходят сигналы для записи и считывания информации в ECI.
Входы А1, S1, A2, S2 (рис. 2.20) позволяют включить в единую коммутационную схему несколько ECI. Например, для получения емкости ступени 1024x1024 канальных интервалов необходимо объединить восемь ECI.
Следует отметить, что в последнее время несколько фирм объявили о создании специализированных БИС для ступеней коммутации, что объясняется возможностью построения коммутационного поля с меньшими значениями величины блокировок, чем при реализации на интегральных схемах (ИС) общего пользования, а также повышением надежности благодаря реализации оборудования коммутационного поля с помощью меньшего числа элементов и их взаимных связей, и дальнейшим снижением стоимости оборудования коммутационного поля, обусловленным большими объемами выпуска специализированных БИС ограниченного числа типов.
Использование для построения S/T-ступени кольцевых соединителей основано на несколько иных принципах, поэтому такие решения рассмотрим отдельно.
