При выполнении операции чтения памяти или записи в память могут использоваться операции запрета. В данных операциях используются сигналы запрета /INH1 и /INH2, вырабатываемые исполнителями. Исполнители, участвующие в операциях запрета, подразделяются на три класса: высшего, среднего и низшего приоритета запрета. При этом исполнитель высшего приоритета является запрещающим для исполнителей среднего и низшего приоритета. Исполнитель среднего приоритета является запрещающим для исполнителя низшего приоритета. Исполнители среднего приоритета в первом случае и низшего во втором случае являются запрещаемыми исполнителями.В данном случае модули ПЗУ и ОЗУ имеют одни и те же адреса памяти.Сигнал запрета, выдаваемый запрещающим исполнителем, образуется путем дешифрации адреса памяти (время задержки запретаtID не более 100 нс). Запрещающий исполнитель может дешифрировать одиночный адрес, блок адресов или любую комбинацию из них. Когда запрещающий исполнитель распознает адрес во время активной команды /MRDC или /MWTC, он вырабатывает сигнал запрета, который воспринимается исполнителем, подлежащим запрету. Данный исполнитель, приняв такой запрет, делает пассивными все свои формирователи на линиях адреса и может продолжать выполнение внутренних операций.
