Схема организации адресного обмена И41

При обмене информацией с памятью или устройствами ввода-вывода используются линии сигналов данных /DATF – /DAT0. В случае выполнения операции записи сигналы данных вырабатываются задатчиком, а при чтении – адресуемым исполнителем, т.е. памятью или устройством ввода-вывода.

Существует три типа передачи данных по магистрали: передача четного байта по линиям /DAT7 – /DAT0; передача нечетного байта по линиям /DAT7 – /DAT0 с использованием усилителей пересылки байтов; передача 16-разрядного слова по линиям /DATF – /DAT0.

Передачей данных управляют два сигнала /BHEN и /ADR0. Активный сигнал разрешения старшего байта /BHEN указывает, что магистраль работает в 16-разрядном режиме, а нулевой разряд адреса /ADR0 определяет передачу четного или нечетного байта.

Пример схемы организации передачи управления в МПИ

На рис. приведён пример схемы передачи управления магистралью от процессора активному устройству У1.Активное устройство У1, запрашивая магистраль, устанавливает триггер запроса магистрали ТЗМ. Сигналы с его выхода открывают схему &1 и закрывают &2. Одновременно сигнал с прямого выхода триггера ТЗМ поступает на передатчик сигнала запроса магистрали ПРД ЗМ, который выдаёт запрос на линию /ЗМ процессора.

Процессор, получив сигнал /ЗМ, завершает выполнение текущего цикла обмена и выдаёт сигнал /РЗМ. Сигнал /РЗМ последовательно обходит активные устройства, подключённые к магистрали. На входе активного устройства данный сигнал обозначается /РЗМП (П – приёмник), а на выходе – /РЗМИ (И – источник). Сигнал /РЗМП, поступивший в данную схему, проходит через &1 и &4 (/ОБМ и /ОТВ сняты), устанавливает триггер подтверждения запроса ТПЗ и сбрасывает триггер ТЗМ. Сигнал с выхода триггера ТПЗ снимает блокировку с шинных формирователей ШФ и передатчиков сигналов управления, а также поступает на передатчик сигнала подтверждения запроса ПРД ПЗ, который выдаёт его на линию /ПЗ процессора.

Активное устройство У1 становится ведущим и может, например, используя стандартные циклы обмена, записывать информацию в память процессора или читать её из памяти процессора, а также управлять УВВ. Для выполнения данных операций будут задействованы сигналы /ВУ АУ1, /ОБМ АУ1, /ДЧТ АУ1, /ДЗП АУ1, /ОТВ АУ1.

После завершения всех циклов обмена по магистрали процессора активное устройство, используя адресный обмен по своей магистрали, сбрасывает триггер ТПЗ. Для этого используются схемы дешифратора адреса ДА, регистра адреса РА и схема &3. Сброс ТПЗ приводит к блокировке ШФ и передатчиков сигналов.

Сброс сигнала /ПЗ и отсутствие сигналов /ОБМ и /ОТВ разрешают процессору начать адресный обмен по системной магистрали.