RS- триггер 7 страница

Для предотвращения одновременной выдачи сигналов на выходную линию с нескольких элементов, имеющих третье состояние, в таких элементах предусмотрен сигнал управления, обычно называемый ОЕ (Output Enable). При наличии разрешения (ОЕ=1) элемент работает как обычно, выполняя свою функцию, а при его отсутствии (ОЕ=0) переходит в состояние «отключено». Выходы таких элементов можно соединять параллельно, т.е. подключать к одной линии, при условии, что в любой момент времени активным может быть только один из них. В этом случае отключенные выходы не мешают активному формировать сигналы в точке соединения выходов. Такие элементы требуют обязательного соблюдения условия ОЕ₁+ ОЕ₂+…+ ОЕ_n≤1 при соединении n выходов. Нарушение этого условия может привести даже к выходу из строя самих элементов.

В случае применения элементов с открытым коллектором (стоком) для формирования высокого уровня выходного напряжения при запирании выходного транзистора такого элемента требуется подключать внешние резисторы, соединенные с источником питания. Значение сопротивления этих резисторов зависит от количества элементов, подключенных к одному и тому же выходу. Это обстоятельство позволяет повысить нагрузочную способность элемента с ОК по сравнению с обычными ЛЭ. Необходимо понимать, что большое сопротивление нагрузочных резисторов приводит к снижению быстродействия элементов с ОК. Окончательно значение сопротивления нагрузочного резистора выбирается с учетом быстродействия схемы и потребляемой ею мощности. Помимо этого, если выходы нескольких элементов с ОК подключены параллельно, можно реализовать либо дополнительную монтажную логику, либо параллельную работу элементов с ОК на одну выходную линию, аналогично тому, как это делается на элементах ТС. При этом в качестве сигнала ОЕ для элементов ТС в элементах с ОК может быть использован один из обычных входов элементов. Если речь идет об элементе И-НЕ, то, подавая лог. «0» на любой из входов, можно запретить работу этого элемента, поставив его выход в разомкнутое состояние независимо от состояния других входов.

3.12 Критерии оценки качества технической реализации КС

К проблематике проектирования цифровых устройств, в том числе и КС, относится и вопрос о критериях их качества. Поскольку одну и ту же задачу можно решить многими способами, возникают альтернативные варианты проекта, которые нужно уметь сравнивать между собой. Объективная сложность сравнительной оценки вариантов обусловлена тем, что при этом имеет значение целый набор свойств для каждого варианта – частных критериев его качества. Каждый частный критерий имеет ясный, определенный смысл (аппаратная сложность, быстродействие, потребляемая мощность, помехоустойчивость и др.), но не может исчерпывающим образом охарактеризовать вариант. Чтобы учесть несколько частных критериев качества, нужно сформировать общий критерий (интегральный, многоцелевой, функцию качества, функцию ценности). Формирование такого критерия – чрезвычайно ответственная задача, не имеющая формального решения. В любую форму общего критерия входят коэффициенты, назначаемые субъективно. Таким образом, возникает ситуация, когда для оценки устройства применяется критерий, а для него самого оценки качества не существует. Поэтому на практике проектирования сложные общие критерии оценки качества не популярны. Наиболее признанным считается критерий сложность-быстродействие.

Сложность схемы оценивается количеством оборудования, составляющего схему. При разработке схем на основе конкретной элементной базы количество оборудования обычно измеряется числом корпусов (модулей) интегральных микросхем, используемых в схеме. В теоретических разработках ориентируются на произвольную элементную базу и поэтому для оценки затрат оборудования используется оценка сложности схем по Квайну.

Сложность (цена) по Квайну определяется суммарным числом входов логических элементов в составе схемы.

При такой оценке единица сложности – один вход логического элемента. Цена инверсного входа обычно принимается равной двум. Такой подход к оценке сложности оправдан по следующим причинам:

- сложность схемы легко вычисляется по булевым функциям, на основе которых строится схема: для ДНФ сложность схемы равна сумме количества букв, (букве со знаком отрицания соответствует цена 2), и количества знаков дизъюнкции, увеличенного на 1 для каждого дизъюнктивного выражения.

- все классические методы минимизации булевых функций обеспечивают минимальность схемы именно в смысле цены по Квайну.

Практика показывает, что схема с минимальной ценой по Квайну обычно реализуется наименьшим числом конструктивных элементов – корпусов интегральных микросхем.

Быстродействие комбинационной схемы оценивается максимальной задержкой сигнала при прохождении его от входа схемы к выходу, т.е. определяется промежутком времени от момента поступления входных сигналов до момента установления соответствующих значений выходных. Задержка сигнала кратна числу элементов, через которые проходит сигнал от входа к выходу схемы. Поэтому быстродействие схемы характеризуется значением rt, где t- задержка сигнала на одном элементе. Значение r определяется количеством уровней комбинационной схемы, которое рассчитывается следующим образом. Входам КС приписывается уровень 0. Логические элементы, связанные только с входами схемы относятся к уровню 1. Элемент относится к уровню k, если он связан по входам с элементами уровней k-1, k-2, и т.д. Максимальный уровень элементов r определяет количество уровней КС, называемое рангом схемы. Пример определения ранга r схемы приведён на рисунке 3.32.

Рис. 3.32 Определение ранга схемы

Таким образом, после получения в результате синтеза несколько вариантов технической реализации КС и проведения оценки качества реализации каждого из вариантов, принимается окончательное решение по выбору того варианта схемы, у которой минимальный коэффициент сложности (минимальная цена) и максимальное быстродействие.

3.13 Контрольные вопросы

1. Что понимают под комбинационными узлами.

2. Для чего используется таблица истинности.

3. Назовите простейшие комбинационные узлы, реализованные в виде микросхем.

4. Дайте определение шифратора и чем он отличается от приоритетного шифратора.

5. Дайте определение дешифратора и чем он отличается от преобразователя кодов.

6. В какой форме должна быть представлена Булева функция для её реализации на основе дешифратора.

7. Дайте определение мультиплексора и приведите пример таблицы истинности для него.

8. Дайте определение демультиплексора и приведите пример таблицы истинности для него.

9. Основное назначение шинных формирователей.

10. Нарисуйте условное графическое обозначение четырехразрядного компаратора с тремя выходами и опишите назначение всех входов и выходов.

11. Чем отличаются последовательные сумматоры от параллельных.

12. Как произвести вычитание с помощью сумматора.

13. Нарисуйте условное графическое обозначение АЛУ и опишите назначение всех входов и выходов.

14. Перечислите задачи, решаемые на этапе абстрактного синтеза.

15. Перечислите задачи, решаемые на этапе схемного синтеза.

16. Перечислите основные факторы, которые должны быть учтены при построении принципиальных схем.

17. Поясните процесс возникновения импульсных помех при переключении цифровых элементов.

18. Перечислите основные конструктивные меры борьбы с помехами в цифровых устройствах.

19. Критерии оценки качества технической реализации комбинационных схем.

Тема 4. Схемотехника цифровых элементов

Лекция 4

4.1 Последовательностные цифровые схемы

Последовательное во времени преобразование двоичной информации требует организации хранения исходных данных, промежуточных и конечных результатов на запоминающих элементах. Временное хранение данных необходимо для ожидания разновременно поступающих аргументов, для многократной передачи данных в разные устройства и т.д.

Большинство современных цифровых устройств являются последовательностными или цифровыми автоматами с памятью, состоящими из комбинационной схемы и элементов памяти – запоминающих элементов (ЗЭ) (рис.4.1).

Рис. 4.1. Обобщенная структура схемы с памятью

У элементов для запоминания двоичной информации должно быть три режима работы: запись, хранение и выдача информации.

В режиме хранения ЗЭ находятся в одном из двух состояний: нулевом или единичном. В режиме записи возможна запись «0» или «1». Режим выдачи обычно не организован. Как правило, ЗЭ имеют два постоянно действующих выхода: прямой (- выход), отображающий состояние ЗЭ, и инверсный (-выход), равный инверсии сигнала на прямом выходе.

Наличие памяти в схеме позволяет запоминать промежуточные состояния обработки и учитывать их значения в дальнейших преобразованиях. Выходные сигналы Y=(Y₁, Y₂, …, Y_m) в схемах данного типа формируются не только по совокупности входных сигналов X=(Х_1, Х₂, …, X_n),но исостояний схем памяти. При этом различают текущий дискретный момент времени t и последующий (t+1) момент времени

(рис. 4.1).

Передача значения Q между моментами времени t и (t+1) осуществляется с помощью синхронизирующих импульсов (СИ).

К числу простейших цифровых элементов относятся триггера, регистры, счётчики и распределители уровней.

4.2. Схемотехника триггерных устройств

Триггеры – элементарные автоматы, содержащие собственно элемент памяти (ЭП) или фиксатор и схему управления. Фиксатор строится на двух инверторах, связанных друг с другом «накрест», т.е. так что выход одного соединен с входом другого (рис. 4.2).

Рис. 4.2. Бистабильные ячейки на ЛЭ ИЛИ-НЕ (а) и И-НЕ (б)

Такое соединение дает цепь с двумя устойчивыми состояниями (поэтому ЭП называют еще бистабильной ячейкой (БЯ), т.е. с двумя стабильными состояниями). Действительно, если на выходе инвертора 1имеется логический ноль, то он обеспечивает на выходе инвертора 2 логическую единицу, благодаря которой сам и существует. То же согласование сигналов имеет место и для второго состояния, когда инвертор 1 находится в «1», а инвертор 2 – в «0». Любое из двух состояний может существовать неограниченно долго при условии наличия напряжения питания и отсутствия внешних сигналов управления.

Состояние триггера распознаётся по его выходному сигналу. Под влиянием входного сигнала триггер может скачкообразно переходить из одного устойчивого состояния в другое, при этом скачкообразно изменяется уровень напряжения его выходного сигнала. Переход в каждое последующее состояние обычно зависит не только от текущих значений входных сигналов, но и от предыдущего состояния триггера. Информация о предыдущем состоянии, поступающая с выходов вместе с внешними сигналами, управляет его работой. Поэтому триггеры являются устройствами с обратными логическими связями.

Триггеры в схемах вычислительных устройств обычно имеют два выхода: прямой и инверсный . В единичном состоянии на выходе высокий уровень сигнала, а в пулевом – низкий. На выходе - наоборот.

Схемы триггеров можно разделить на несколько типов: с установочными входами - RS – триггер, со счётными входом – Т-триггер, а также D-, JK- триггеры и др.

Если хотя бы по одному входу информация заносится принудительно под воздействием синхронизирующего сигнала, то триггер называется синхронизируемым (синхронным). Если занесение информации по любому входу производится без синхронизирующего сигнала, то триггер называется несинхронизируемым (асинхронным).

Законы функционирования триггеров задаются таблицами переходов.

Классифицировать триггеры можно по разным признакам. На рисунке 4.3 дана классификация триггеров по трем важнейшим признакам: логике работы, способу записи информации и типу запоминающего элемента.

Рис. 4.3. Классификация триггеров, используемых в цифровой схемотехнике

4.3. Асинхронные триггеры

Как уже упоминалось ранее, асинхронный триггер – это устройство, занесение информации по любому входу которого производится без синхронизирующего сигнала. Это значит, что состояние выходов таких триггеров зависит только от комбинации входных (информационных) сигналов и их текущего состояния.

В зависимости от типа логических элементов, на основе которых построены бистабильные ячейки (БЯ) триггеров, различают триггера с прямой и инверсной входной логикой. На рис. 4.4,а представлено графическое обозначение RS триггера с прямой входной логикой, БЯ которого построена на элементах ИЛИ-НЕ (см. рис. 4.2,а). На рис. 4.4,б и 4.2,б представлены, соответственно, графическое обозначение RS триггера с инверсными входами и БЯ на элементах И-НЕ, на базе которой он построен.

Работа этого триггера описана в табл. 4.1.

Таблица 4.1

Функции выходов RS триггера ( характеристические уравнения):

(4.1)

. (4.2)

Возможны различные виды функционирования RS триггера, познакомимся с ними:

Условное графическое обозначение этого триггера представлено на рис. 9.4, а временные диаграммы его работы – на рис. 9.5.

Рис. 4.4. Условное графическое обозначение асинхронного RS триггера с прямыми (а) и инверсными входами (б)

Рис. 4.5. Временные диаграммы работы асинхронного RS триггера с прямыми входами

На временных диаграммах представлены различные этапы состояния во времени входных и выходных сигналов асинхронного RS триггера в соответствии с таблицей 4.1, при этом, начальное состояние триггера в момент времен t=0 соответствует «0».

Существуют модификации RS триггеров по признаку их реакции на запрещенную (R=1 и S=1) комбинацию управляющих сигналов. В соответствии с этим признаком такие триггеры могут быть:

R-триггеры, отличающийся от RS триггера тем, что при наличии запрещенной комбинации на входе он устанавливается в «0». Условное обозначение этого триггера и таблица его работы представлены, соответственно, на рис. 4.6,а и 4.6,б.

S-триггер, отличающийся от RS триггера тем, что при наличии запрещенной комбинации на входе он устанавливается в «1». Условное обозначение этого триггера и таблица его работы представлены, соответственно, на рис. 4.7,а и 4.7,б.

Е-триггер, отличающийся от RS триггера тем, что при наличии запрещенной комбинации на входе этот триггер сохраняет свое предыдущее состояние. Условное обозначение этого триггера и таблица его работы представлены, соответственно, на рис. 4.8,а и 4.8,б

Рис. 4.6. Графическое обозначение R-триггера (а) и таблица его работы (б)

Рис. 4.7. Графическое обозначение S-триггера (а) и таблица его работы (б)

Рис. 4.8. Графическое обозначение E-триггера (а) и таблица его работы (б)