Функциональная схема подключения центрального процессора и сопроцессора
Адресация к памяти ЦП
Структурно память микропроцессора делится на два блока: с четными и нечетными адресами, как это показано на рисунке 33.
Рис. 33
Табл. 6 Варианты пересылок по шине данных
ВНЕ
А0
пересылается слово
пересылается только младший байт
пересылается только старший байт
устройство не выбрано
При обмене двухбайтной информацией адресом этой величины служит адрес младшего байта, т.е. если младший байт размещен в блоке с четными адресами и при поступлении на блок четного адреса А0=0 и одновременно ВНЕ – выбираются оба блока. Таким образом, передача двухбайтной величины производится за одно обращение к памяти.
2.6. КЭШ – память и ее особенности
КЭШ – память – быстродействующая память небольшой емкости между
центральным устройством и оперативной памятью, что показано на рисунке 34.
Рис. 34
Особенностью этой памяти является ее прозрачность адресуемой области памяти для программ КЭШ – память не добавляют. КЭШ – память – дополнительное хранилище копий информации из оперативной памяти. Вероятность обращения к данной информации велика и тогда КЭШ позволяет увеличить быстродействие системы. Таким образом, МП формирует адресный сигнал для КЭШ, с помощью которого можно выбрать необходимую информацию и осуществить считывание записи.
«hit» наличие адреса – совпадение КЭШа.
«miss» отсутствие адреса – промах КЭШа.
При «miss» работа программы останавливается и происходит обмен между оперативной памятью и КЭШ.
КЭП – коэффициент эффективного поиска. Он характеризует эффективность КЭШа.
Кэп = Nп / N,
где N – общее количество обращений к КЭШу.
КЭП>95% считается критерием эффективности КЭШа.
Объем КЭШа равен нескольким процентам от оперативной памяти.
В зависимости от способа обращения различают архитектуру:
1) Look aside – обращение к основной памяти начинается одновременно с обращением к КЭШу.
2) Look through – обращение к КЭШу, если промах, то идет обращение к оперативной памяти.
Уровни КЭШа:
1) внутренний КЭШ – 8÷32 кбайт;
2) внешний КЭШ – до 1 Мбайт.
Функциональная схема подключения центрального процессора и сопроцессора представлена на рисунке 35.
Рис. 35
Находясь в состоянии ожидания, центральный процессор реагирует на запросы на прерывания и может их обслуживать. Для совместного использования ША/Д процессоры снабжены специальными аппаратными средствами, которые формируют сигналы доступа и ответа в системной шине.
RQ/GT – сигнал запроса на предоставление шины. Если ЦП захватил шину, то он указывает это соответствующим сигналом по линии запроса. Если сопроцессор работает с системной шиной, то он формирует сигнал занятости, который поступает на ТЕSТ.
После освобождения шины сопроцессором сигнал BUSY сбрасывается.
Сигналы цикла шины S0, S1, S2 характеризуют вид выполняемого цикла шины для системного контроллера. По анализу этой информации он формирует необходимые сигналы управления.
Для обработки исключительных ситуаций (потеря точности при округлении) сопроцессор формирует сигнал запроса, который поступает на контроллер прерываний.
Сигнал запроса, инициируемый сопроцессором, часто предполагает вмешательство ЦП. Далее осуществляется стандартное выполнение прерывающей подпрограммы, которая удаляет внештатную ситуацию.
Схема построения МП на базе К1810ВМ86, включенного в максимальном режиме представлена на рисунке 36.
В максимальном режиме МП не вырабатывает самостоятельно часть сигналов управления, возлагая эти функции на системный контроллер, который по анализу сигналов состояния S0 – S2 формирует соответствующие сигналы для определения цикла шины.
Рис. 36
В данной схеме для ША используются три буферных регистра. Для передачи данных – два шинных формирователя, на выходе которых реализована СШД (16-разрядная).
В указанной системе имеется контроллер прерываний, который формирует сигнал запроса INT, поступающий на маскируемый вход МП.
Табл.7 Соответствие вида прерываний и числа тактов
