Дадавання і віднімання чисел у прямих кодах за алгоритмом 7 страница

МС(А) = 2⁴ * МСS(А), ( 2.3 )

де МСS(А) = МС/2⁴ = (c₈c₇c₆c₅, c₄c₃c₂c₁) – проміжна змішана сума часткових добутків;

(с₈ – с₅) – ціла частина МСS(А);

(с₄ – с₁) – дробова частина МСS(А);

МСS(А) = ((((0 + А1)×2^-1 + А2)×2^-1+ А3)×2^-1+ А4)×2^-1;

А1 = МА× b₁; А2 = МА× b₂; А3 = МА× b₃; А4 = МА× b₄- часткові добутки (добутки множеного на відповідний біт множника).

Рисунок 2.1,а – Узагальнена структурна схема для множення

чисел в прямих кодах за алгоритмом «А» ( РВ, РС)

, ,

Рисунок 2.1,б – Узагальнена структурна схема для множення

чисел в прямих кодах за алгоритмом «Б» ( РВ, РА)

Таким чином, за алгоритмом «А» часткові добутки визначаються шляхом множення поточного стану молодшого розряду регістра множника РВ(1) і множеного. Цикл закінчується зсувом множника та часткової суми МСS вправо. Зсувом МСS вправо на один розряд здійснюється множення часткової суми МСS на 2^-1 за алгоритмом (2.3). Старші розряди суми част-кових добуткiв (с8–с5) обчислюються з використанням регістра – акумуля-тора (АК(8/5), а молодша тетрада добутку (с4–с1) накопичується у звичайно-му зсувному регістрі РС(4/1) при одночасному зсувi вправо регістра-акамулятора АК i регістра РС. Знак добутку NC згідно з (2.1) визначається суматором за модулем два знаків співмножників NА і NB. Після закінчення операції знак добутку NС записується у старший розряд регістра – акумуля-тора АК(9). Множення суми часткових добуткiв на коефiцiєнт 2⁴ здійснюєть-ся уявним перенесенням коми в регiстрi РС на чотири розряди вправо (рис.2.1,а).

В операційних пристроях для множення модулів по алгоритму “Б” (рис.2.1,б) обчислення добутку здійснюється за формулою:

( 2.4 )

де А₁ = МА; А₂ = А₁×2¹ = А₁; А₃ = А₂×2¹ = А₂; А₄ = А₃×2¹ = А₃;

Таким чином, за алгоритмом “Б” множення модулів чисел виконується при нерухомій сумі часткових добутків шляхом послідовного множення поточного стану молодшого розряду регістра множника РВ(1) і вмісту регістра множеного РА. У кожному циклі операції множення регістр множника РВ зсувається вправо (В ), а регістр множеного РА – вліво (А). Шляхом зсуву вліво множеного РА у кожному циклі здійснюється послідовне множення вмісту регістра множеного РА на 2⁺¹.

В операційних пристроях для множення чисел у прямих кодах по алгоритму “В” (рис.2.1,в) послідовне підсумовування часткових добутків здійснюється за формулою:

МС(В)

( 2.5 )

де А₄ = МА× b₄; А₃ = МА× b₃; А₂ = МА× b₂; А₁ = МА× b₁.

Рисунок 2.1,в – Узагальнена структурна схема для множення

чисел в прямих кодах за алгоритмом «В» ( РВ, АК ).

Таким чином, за алгоритмом «В» множення чисел виконується при нерухомому (відносно позиції коми) множеному (РА) шляхом послідовного множення поточного стану старшого розряду множника РВ(4) і вмісту регістра множеного (РА). У кожному циклі операції множення регістр множника РВ і регістр-акумулятор часткової суми АК зсуваються вліво (РВ, АК). Шляхом зсуву вліво регістра-акумулятора у кожному циклі здійснюється множення суми часткових добутків на 2⁺¹.

В операційних пристроях для множення чисел у прямих кодах по алгоритму “Г” (рис.2.1,г) послідовне додавання часткових добутків здійсню-ється за формулою:

МС(Г)

( 2.6 )

де А₄ = (МА×2⁺⁴)×2^-1; А₃= А₄× 2^-1; А₂= А₃× 2^-1; А₁= А₂× 2^-1;

Таким чином, множення модулів прямих кодів за алгоритмом “Г” виконується при нерухомому (відносно позиції коми) регістрі-акумуляторі (АК) шляхом послідовного множення поточного стану старшого розряду множника РВ(4) і вмісту поточного стану зсувного регістра множеного РА. У кожному циклі операції регістр множника РВ зсувається вліво (відносно припустимого положення коми), а регістр множеного – вправо (РА). Шляхом зсуву вправо регістра множеного РА у кожному циклі здійснюється множення множеного на 2^-1.