Все 32-разрядные процессоры могут работать в двух режимах: реальном и защищенном. Основные архитектурные особенности микропроцессора:
1. в архитектуре применено RISC-ядро, позволяющее наиболее часто встречающиеся инструкции выполнять за 1 такт;
2. наличие встроенного арифметического сопроцессора;
3. наличие внутренней кэш-памяти и предусмотрены все необходимые средства для построения памяти с двухуровневым кэшированием;
4. увеличена очередь команд до 16 байт;
5. ускорено выполнение операций как в целочисленном АЛУ, так и в блоке арифметического сопроцессора;
6. используется умножение тактовой частоты системной платы (с увеличенной частотой работают только внутренние схемы микропроцессора, все внешние по отношению к микропроцессору схемы, в том числе расположенные и на системной плате, работают с обычной частотой).
Концепция RISC-микропроцессора сводится к следующим положениям:
· выполнение всех (или, по крайней мере, 75% команд) за один цикл;
· стандартная длина всех команд;
· малое число команд;
· малое количество форматов команд;
· малое число способов адресации (преимущественно регистровая и непосредственная);
· все команды, за исключением «Чтения» и «Записи», используют внутрипроцессорные межрегистровые пересылки;
· относительно большой процессорный файл РОН.
В состав структурной схемы микропроцессора входят
1. целочисленное устройство,
2. устройство с плавающей точкой,
3. устройство управления,
4. диспетчер памяти,
5. устройство команд,
6. кэш-память,
7. шинное устройство.
В состав целочисленного устройства входят АЛУ, 32-разрядные РОН и многоразрядный сдвигатель, используемый при арифметических и циклических сдвигах, операциях умножения и деления. Команды сложения, вычитания, сдвига и логические операции выполняются за один такт. Содержимое РОН используется устройством сегментации для формирования адресов.
Устройство с плавающей точкой по структуре и программному обеспечению соответствует математическому сопроцессору.
Диспетчер памяти состоит из устройства сегментации и страничного преобразования и обеспечивает двухступенчатое формирование физического адреса ячейки памяти сначала в пределах сегмента, а затем в пределах страницы. Диспетчер поддерживает реальный и защищенный режимы работы микропроцессора.
Шинное устройство поддерживает обмен микропроцессора с памятью, контроллерами ввода-вывода и другими активными внешними устройствами.
Схемы управления имеют два типа выводов:
1. сигналы управления циклами магистрали,
2. сигналы управления состоянием микропроцессора и взаимодействием микропроцессора с другими активными устройствами магистрали.
Микропроцессор имеет внутреннюю кэш-память, единую для команд и данных. Кэш-память представляет собой быстродействующую память ограниченного объема, в которой хранятся копии последних считанных команд и операндов. Когда микропроцессор обращается за командой или данными, то сначала производится поиск требуемой информации в кэш-памяти. При отсутствии необходимой информации в кэш-памяти производится обращение к оперативной памяти и одновременная запись в кэш-память. При записи соответствие содержимого оперативной и кэш-памяти достигается с помощью механизмов сквозной записи. При сквозной записи осуществляется одновременное изменение содержимого как кэш-памяти, так и оперативной памяти.
Устройство команд содержит блок предвыборки для создания очереди команд, готовых к выполнению, и дешифратор команд. Блок предвыборки позволяет с опережением получить команды из памяти перед их фактическим исполнением. Дешифратор команд получает команды от блока предвыборки и преобразует их в управляющие сигналы. В дешифраторе одновременно обрабатываются коды операций, байты адресации и смещения. Выходные сигналы дешифратора определяют аппаратные микрокоманды для устройства сегментации, целочисленного устройства и устройства с плавающей точкой.
Блок микропрограммного управления формирует управляющие микропрограммы.
