Контроллер регенерации динамического ОЗУ

На Рис. 9.5 приведена структурная схема контроллера регенерации динамиче­ского ОЗУ 82380, в состав которого входят 24-разрядный счетчик адреса регенера­ции и логические схемы арбитража. Типовой цикл регенерации для шины микро­процессора 80386 включает только шесть тактов. На выходе таймера 1 периодиче­ски появляются запросы цикла регенерации, по которым контроллер выставляет за­прос доступа к системной шине с помощью сигнала HOLD. Если после этого мик­ропроцессор или другое ведущее устройство на шине подтверждает запрос, то кон­троллер регенерации динамического ОЗУ выполняет операцию чтения из памяти по адресу, содержащемуся на этот момент в регистре адреса регенерации. Одно­временно активизируется сигнал REF#, вызывающий выполнение регенерации вме­сто обыкновенного чтения памяти. Управление шиной возвращается микропроцес­сору в конце описанного цикла.

Запрос на доступ к шине от контроллера регенерации динамического ОЗУ имеет высший приоритет, поэтому он может прервать любой активный процесс, проис­ходящий с использованием ПДП.

Рис. 9.5. Контроллер регенерации динамического ОЗУ

Такая организация работы позволяет контроллеру ПДП пересылать большие блоки данных, не влияя на функции по регенерации памяти. Это достигается тем, что контроллер регенерации динамического ОЗУ не целиком захватывает управление шиной, а как бы "скрадывает" циклы шины из процесса ПДП. При этом 24-разрядный счетчик адреса регенерации может увели­чиваться программно, чтобы изменялись используемая разрядность шины и способ организации памяти в виде банков.