- Закрепление знания характеристик и режимов работы триггеров основных типов;
- получение практических навыков тестирования и управления триггерами;
- получение навыков ввода проекта в графическом редакторе пакета Quartus II, тестирования и отладки проекта и анализа временных характеристик триггеров;
- получение навыков отладки цифровых устройств данного класса на физической модели: конфигурирование СБИС ПЛ и экспериментальная проверка работы типовых устройств с триггерами при использовании лабораторной платы DiLab.
3.1. Общие сведения
Триггер представляет собой устройство с двумя устойчивыми состояниями, содержащее элементарную ячейку памяти и схему управления этой ячейкой. Схема управления преобразует поступающую на ее входы информацию в сигналы, действующие непосредственно на входы ячейки памяти, определяющей состояние устройства в целом.
В основу классификации триггеров положены: функциональный признак и способ записи информации в триггер. Функциональная классификация основана на виде логического уравнения, характеризующего состояние входов и выходов триггера в моменты времени до его срабатывания (t) и после (t+1). В соответствии с функциональной классификацией различают триггеры RS, D, T, JK и т.д.
По способу записи информации триггеры подразделяются на асинхронные и синхронные (тактируемые). В асинхронных триггерах смена дискретного времени t происходит в момент изменения состояния одного из информационных входов, в тактируемых триггерах – в момент прихода сигнала на тактовый (синхронизирующий) вход. Тактируемые триггеры в свою очередь подразделяются на управляемые (синхронизируемые) уровнем тактирующего импульса и управляемые (синхронизируемые) перепадом тактирующего импульса (двухступенчатые триггеры, триггеры с внутренней задержкой).
Работа любого триггера может быть описана полной таблицей переходов, содержащей 2m+1 элементов, где m - число входных переменных. Одной из форм такой таблицы является таблица переходов, в которой построчно перебираются все возможные комбинации входных переменных и состояний триггера Q(t) и указываются состояния триггера Q(t+1) после его срабатывания. По полной таблице переходов может быть построена сокращенная таблица, в которой объединяется ряд одинаковых переходов. При экспериментальных исследованиях целесообразно строить такую таблицу переходов, в которой состояние, полученное в предыдущем эксперименте, является исходным для последующего перехода, т.е. соседние строки таблицы переходов описывают состояние триггера в соседние моменты дискретного времени. Для получения этой таблицы проведение эксперимента следует планировать так, чтобы каждая последующая строка отличалась от предыдущей на состояние не более, чем одной входной переменной, а исходная строка (начальные условия – t=0) задавалась бы такой, при которой состояние триггера определено.
Основой всех триггерных устройств является асинхронный RS-триггер (элементарная ячейка памяти). Принципиальная схема и условное обозначение RS-триггера приведены на Рис. 1.
Рис.1.
Такой триггер может быть реализован на двух ЛЭ 2И-НЕ (2ИЛИ-НЕ), охваченных перекрестной положительной обратной связью. Переходы асинхронного RS-триггера в последовательные моменты дискретного времени даны в табл. 1.
При подаче комбинации S=0, R=0 блокируются связи между ЛЭ, на выходах Q и nQустанавливаются 1, и устройство утрачивает свойства триггера, поэтому такую комбинацию входных сигналов иногда называют запрещенной. Установка триггера в 1 или 0 осуществляется независимо от предыдущего состояния подачей сигнала низкого уровня на входы соответственно S или R, т.е. активным уровнем входных сигналов является 0, что отмечено на условном обозначении инверсиями на входах S и R.
Для приема информации в фиксированные интервалы времени используются синхронные триггеры. Простейший из них – RS-триггер, синхронизируемый уровнем сигнала на входе C (RSC-триггер). Его функциональная схема и условное изображение приведены на Рис. 2. Установка этого триггера по входам S и R осуществляется высоким уровнем и возможна при разрешающем состоянии C=1. При C=0 состояние триггера не меняется при любых комбинациях S и R. Особое состояние Q=Q=1 устанавливается, когда S=R=C=1. Если после такой комбинации установить C=0, то на выходе триггера теоретически не предсказуемо может установиться либо 0, либо 1, т.е. состояние не определено.
В RS-триггер производится парафазная запись (необходимо подавать сигналы на входы S и R). Осуществить переход к однофазной записи (уменьшить число подводящих проводов) позволяет использование D-триггера. На Рис. 3, в приведен вариант функциональной схемы и условное изображение D-триггера, синхронизируемого уровнем.
Установка триггера осуществляется при C=1. При C=0 любое изменение состояния D не влияет на состояние триггера.
Следует подчеркнуть, что рассмотренные синхронизируемые уровнем RS- и D-триггеры в течение интервала времени, когда C=1, "прозрачны" для входных сигналов и ведут себя в течение этого времени как асинхронные триггеры, когда изменения сигналов на входах вызывают сразу же соответствующие изменения состояний выхода. Эта особенность ограничивает область применения триггеров, синхронизируемых уровнем.
В библиотеке примитивов САПР Quartus II содержится набор триггеров различных типов. Большинство триггеров, имеющихся в библиотеке, являются синхронными триггерами, синхронизируемыми положительным перепадом (фронтом). В библиотеке имеются D, SR, JK и T-триггер, они обозначаются соответственно DFF, SRFF, JKFF и TFF.
Графические обозначения символов триггеров в графическом редакторе Quartus II приведены на Рис. 4.
Рис.4.
Все триггеры имеют синхровход CLK (не подписан, но обозначен треугольником), информационные входы, входы асинхронной установки PRN и асинхронного сброса CLRN. Входы PRN и CLRN – инверсные (имеют активный уровень «0»).
Есть также набор триггеров с расширенной функциональностью. Эти триггеры имеют дополнительный управляющий вход ENA. В случае если на вход ENA подан высокий логический уровень («1»), триггер работает в обычном режиме, если низкий уровень («0»), то синхронные команды смены состояния блокируются. По сути, вход ENA является входом разрешения работы в синхронном режиме. Графические обозначения триггеров со сходом разрешения работы представлен на Рис. 5.
Рис.5.
В библиотеке примитивов есть и триггеры, синхронизируемые уровнем: LATCH и DLATCH. Ввиду недостатков, присущих триггерам с синхронизацией уровнем, их применение ограничено, в новых проектах их не следует использовать.
В разделе Help Quartus II можно ознакомиться с таблицами управления триггеров из библиотеки примитивов. Для этого откройте Help и выполните поиск Storage Primitive. В открывшемся окне раскройте закладку Storage Primitive и выберите тип триггера. Для выбранного типа триггера откройте закладку Inputs/Outputs.
3.2. Программа работы
1. Создайте в САПР Quartus II проект с целевой СБИС ПЛ EP2C8F256C-8 для исследования триггеров на имитационных моделях. Выполните ввод схемы асинхронного RS-триггера, функциональная схема и условное изображение которого приведены на Рис. 1. Выполните компиляцию проекта. Обратите внимание на предупреждение компилятора о наличии комбинаторных обратных связей (combinatorial loops) в схеме. В обычной практике наличие таких связей говорит об ошибке в проекте.
2. Выполните временное моделирование устройства таким образом, чтобы были выполнены все операции, которые может осуществлять данный триггер. (для асинхронного RS-триггера это запись «0», запись «1», хранение «0», хранение «1», переход в «особое состояние»). Составьте таблицу режимов работы триггера.
3. Приведите модель триггера в состояние «0». Подавая короткие (порядка долей нс) импульсы на вход S, добейтесь, чтобы модель триггера переходила в режим генерации. Объясните возникновение режима генерации на модели с точки зрения распространения сигналов по схеме. Возможен ли переход в режим генерации асинхронного RS-триггера, реализованного на логических элементах с поглощающей задержкой, при подаче коротких импульсов на его входы, почему?
4. Исследуйте по программе, описанной в п.п. 1-2, RS-триггер, синхронизируемый уровнем, представленный на Рис. 2. Проверяя чувствительность триггера к изменениям значений на входах R и S в зависимости от значения на входе C, покажите, что триггер синхронизируется уровнем, а не перепадом. В ходе моделирования, помимо прочего, проверьте переход триггера из особого состояния в состояние хранения (спад на входе С при R=S=1). Определите, в какое устойчивое состояние переходит модель триггера. Добавляя с помощью вставки примитивов LCELL задержку между логическими элементами первого и второго ряда (в верхнюю либо в нижнюю цепь), добейтесь изменения устойчивого состояния на противоположное. Объясните результат.
5. Реализуйте на стенде D-триггер, синхронизируемый уровнем, представленный на Рис. 3, и выполните его исследование, продемонстрировав все возможные режимы работы. Покажите, что триггер синхронизируется уровнем, а не перепадом.
Семейства микросхем Cyclone II и Cyclone III не имеют в составе своих функциональных преобразователей аппаратно реализованных триггеров с асинхронной установкой в 1(PRN). Реализация триггеров, в которых требуется асинхронная установка и в 0 и в 1 (CLRN и PRN) в этих семействах выполняется эмуляцией на нескольких функциональных преобразователях, что затрудняет анализ их работы. Поэтому исследование в п.6 выполните, создав новый проект для целевого семейства MAX II, функциональные преобразователи которых имеют триггеры с двумя асинхронными установками.
6. Исследуйте по программе, описанной в п.п. 1-2, примитивы DFFE и JKFFE из стандартной библиотеки. На временных диаграммах покажите приоритетность асинхронных входов перед синхронными. Покажите, что триггер синхронизируется перепадом, а не уровнем. Обратите внимание на поведение триггера при одновременной подаче активных уровней на входы CLRN и PRN. Сравните его с поведением триггера, построенного по схеме Рис. 1. Какие элементы необходимо добавить в схему Рис.1 для обеспечения приоритетности установки в ноль?
7. Установите в проекте целевую микросхему EP2C8F256C-8 и исследуйте работу DFF триггера без асинхронных установок. Запишите полученные временным анализатором значения временных характеристик данной реализации триггера DFF. Проведите на модели экспериментальное исследование функционирования триггера при нарушении временных характеристик. Могут ли быть значения временных характеристик отрицательными?
8. Используя примитив DFF, создайте генератор коротких импульсов, соединив (возможно, через инвертор) выход триггера с одним из асинхронных входов и подав на вход D константу. Это устройство должно по приходу очередного синхроимпульса синхронно переключаться в противоположное начальному состояние, а затем, за счет обратной связи, быстро переключаться обратно. Выполните моделирование устройства и оцените длительность получаемых импульсов. Какими средствами можно увеличить длительность формируемого импульса?
9. Объедините два устройства формирования коротких импульсов так, чтобы одно из устройств формировало импульс при положительном перепаде на входе, а другое – при отрицательном. При этом должно получиться устройство удвоения частоты. Выполните моделирование устройства и оцените параметры получившейся формирователя последовательности импульсов. Можно ли использовать выход данного устройства для дальнейшего удвоения частоты?
10. Создайте и исследуйте устройство выявления фронта. Данное устройство должно формировать единичный импульс длительностью в 1 такт при положительном перепаде на его входе. Какие изменения нужно внести в схему, чтобы создать устройство выявления спада / устройство выявления и фронта и спада. Определите максимальную тактовую частоту работы триггеров в схеме. В файле отчета временного анализатора определите задержки, обуславливающие ограничение тактовой частоты.
11. Исследуйте устройство выявления фронта на стенде. Синхроимпульсы подавайте с тактового генератора стенда. По указанию преподавателя формируйте синхроимпульсы заданной частоты с использованием счетчика - делителя. В качестве источника входных сигналов используйте одну из кнопок стенда. Не забудьте выполнить привязку асинхронных сигналов к тактовой частоте. Обеспечьте индикацию работы устройства выявления фронта.
