В таком устройстве происходит поразрядное суммирование от младшего к стар-
шему разряду по переднему фронту синхроимпульса С. Ввод чисел А и В осуществляется
в приёмные регистры сдвига (А, В) либо последовательно, либо параллельно.
Для каждого разряда сумма двух чисел записывается в регистр суммы, а единица
переноса – в D – триггер, единица поступает на вход Сi⇒ при суммировании каждого
последующего разряда двух чисел происходит суммирование чисел А и В и единицы пе-
реноса от суммирования предыдущих разрядов. Для выполнения полного суммирования
требуется m – тактовых импульсов синхронизации (m – число разрядов). Достоинство по-
следовательного сумматора заключается в том, что его просто реализовать, он имеет мало
входов, однако его быстродействие низко по сравнению с параллельным.
A
A
B
C
Регистр А
Регистр В
B
A SM
B
Ci
S
C
i + 1
Регистр S
D T
C
S
Q
S
