Особенности архитектуры, которые позволяют процессору i486 сочетать 16-разрядные и 32-разрядные операнды и адреса включают в себя:
D-бит (бит по умолчанию) в дескрипторах сегмента кода, определяющий выбор по умолчанию размерности операндов и адресов для команд сегмента кодов. ( В режиме реальных адресов и виртуальном режиме процессора 8086, которые не используют дескрипторов, по умолчанию принято 16-разрядов). Если D-бит установлен, то сегмент кода - это 32-разрядный сегмент, если D-бит очищен, то сегмент кода - это 16-разрядный сегмент. D-бит задает размер операндов и адресов, когда все команды используют операнды и исполнительные адреса одного размера.
Префиксы команд подавляют выбранные по умолчанию размерности операндов и адресов (доступны в защищенном режиме так же, как и в режиме реальных адресов и виртуальном режиме процессора 8086).
Разделение 16-разрядных и 32-разрядных шлюзов для передачи управления внутри сегмента (включая шлюзы вызова, шлюзы прерывания и шлюзы ловушки).
Размер операнда для передачи управления определяется типом шлюза, но не D-битом или префиксом передаваемой команды.
Регистры, которые могут быть использованы как для 16- разрядных так и для 32-разрядных операндов и вычисления исполнительных адресов.
В-бит (большой бит) в дескрипторах сегментов данных, описывающий размер указателя стека ( 32-разрядный регист ESP или 16-разрядный регистр SP) используемый процессором для явных ссылок на стек.
