Глава 10. Инициализация

10.1 Состояние процессора после сброса

10.2 Програмная инициализация в режиме реальных адресов

10.2.1 Системные таблици

10.2.2 Немаскируемые прерывания

10.2.3 Первая команда

10.2.4 Разрешение кеширования

10.3 Переключение на защищенный режим

10.3.1 Системные таблици

10.3.2 Немаскируемые прерывания

10.3.3 Бит PE

10.4 Программная инициализация в защищенном режиме

10.4.1 Сегментация

10.4.2 Подкачка страниц

10.4.3 Задачи

10.5 Тестирование TLB

10.5.1 Структура TLB

10.5.2 Тестовые регистры

10.5.3 Операции тестирования

10.6 Тестирование кеша

10.6.1 Структура кеша

10.6.2 Тестовые регистры

10.6.3 Операции тестирования

10.7 Пример инициализации

Глава 11. Отладка

11.1 Поддержка отладки

11.2 Отладочные регистры

11.2.1 Отладочные адресные регистры (DR0-DR3)

11.2.2 Отладочный управляющий регистр (DR7)

11.2.3 Отладочный регистр состояния (DR6)

11.2.4 Распознавание поля контрольной точки

11.3 Отладочные исключения

11.3.1 Прерывание 1 - отладочные исключения

11.3.1.1 Сбой в контрольной точке команды

11.3.1.2 Ловушка контрольной точки данных

11.3.1.3 Сбой общего обнаружения

11.3.1.4 Ловушка пошагового выполнения

11.3.1.5 Ловушка переключения задачи

11.3.2 Прерывание 3 - команда контрольной точки

Глава 12. Кеширование

12.1 Введение в кеширование

12.2 Работа внутреннего кеша

12.2.1 Биты запрещения кеша

12.2.2 Команды запрещения кеша

12.2.3 Самомодифицирующийся код

12.3 Организация кеша на уровне страниц

12.3.1 Биты организации кеширования

12.3.1.1 Бит PCD

12.3.1.2 Бит PWT