Назначение.Цифровые компараторы кодов ЦКК предназначены для сравнения двух входных кодов и выдачи выходных сигналов о их равенстве или неравенстве.
УГО четырёхразрядного компаратора входов, выдающего информацию о том, какой код больше, или о равенстве кодов приведено на рисунке 4.5.1. Код для обозначения цифрового компаратора – СП. Помимо входов А0…А3 и В0…В3 для подачи кодов, ЦКК имеет три управляющих входа для наращивания разрядности (А>В, А<В, А=В) и три выхода результирующих сигналов (А>В, А<В, А=В). Выходы и управляющие входы для удобства часто обозначают: «<», «>», «=».
Рисунок 4.5.1 – Два варианта УГО четырёхразрядного цифрового компаратора кодов
Функционирование ЦКК отображается таблицей 2.3. При использовании одной ИМС ЦКК на вход А=В подаётся «1» , состояния других управляющих входов безразличны.
Для увеличения числа разрядов сравниваемых кодов ЦКК каскадируются, как это показано на рисунке 4.5.2. При этом выходные сигналы ИМС, обрабатывающей младшие разряды, нужно соединить с одноимёнными управляющими входами ИМС старших разрядов.
Одно из основных применений ЦКК – селектирование входных кодов, (определе-ние совпадения или не совпадения двух входных кодов). Для этого эталонный код подаётся на один вход, а сравниваемый - на другой Пример cелектора 16-разрядных кодов на двух 8-разрядных ИМС КР559СК1 приведён на рисунке 4.5.3.
17) Общие сведения о триггерах.
Триггером называется последовательностная, то есть обладающая памятью, схема с положительной обратной связью и двумя устойчивыми состояниями «0» и «1». Триггеры применяются в счётчиках, регистрах, расределителях, делителях частоты, как элементы памяти в запоминающих устройствах
Триггер имеет два выхода: прямой Q и инверсный НЕ-Q. Состояние триггера определяется по выходу Q. Если Q = 1, то состояние триггера «1». Эти два состояния устанавливаются при воздействии на его входы.
Различают четыре типа триггеров: RS – триггеры с раздельными входами; JK –универсальные триггеры; Т – счётные триггеры (от англ. toggle – опрокидываться, кувыркаться); D - триггеры задержки (от англ. Delay – задержкa), D – триггеры также называют защёлкой.
По способу записи данных различают триггеры синхронные и асинхронные.
Асинхронный триггер переключается самими информационными сигналами. Синхронные триггеры имеют входы синхронизации С. В них информация записы-вается лишь при одновременном поступлении информационного и синхронизирую-щего (разрешающего) импульса.
Синхронизация может осуществляться положительным или отрицательным потенциалом или перепадом (фронтом или срезом импульса). При потенциальном (статическом) управлении сигналы на информационных входах влияют на состояние триггера в течение всего времени действия синхроимпульса. При динамическомуправлении (управлении по перепаду) сигналы на информационных входах влияют на состояние триггера только по фронту или по срезу синхроимпульса. Состояние триггера может измениться только при поступлении следующего перепада. Фронт – переход от «0» к «1»; срез– переход от «1» к «0».
Обозначения и назначение входов триггеров:
R (от англ. Reset) – раздельный вход установки в состояние «0»;
S (от англ. Set) – раздельный вход установки в состояние «1»;
J – вход установки универсального триггера в состояние «0»;
K – вход установки универсального триггера в состояние «1».
Т – счётный вход; каждый импульс по входу Т изменяет состояние триггера;
D – вход данных (от англ. Data – данные); импульс по входу D запоминается триггером;
С – вход синхронизации, тактовый (от англ. Clock – тактовая последовательность).
Условные графические обозначения УГО интегральных микросхем триггеров с различными типами входов приведены на рисунке
18) Асинхронные RS – триггеры
RS – триггеры используются как основа для создания остальных типов триггеров. Они имеют два вход – S (установка) и R (сброс), два выхода – прямой Q и инверс-ный НЕ-Q и могут быть построены на логических элементы ИЛИ-НЕ и И-НЕ.
RS – триггер с прямыми входамипостроен на двух логических элементах ИЛИ-НЕ, при этом выход каждого ЛЭ подключен к одному из входов другого (см. рисунок 3.2, а).
При подаче на уровней R = 0 и S = 0 триггер сохраняет предыдущее состояние. Если на выходе верхнего ЛЭ Q = 0 (состояние «0»), то оно подаётся на вход нижне-го ЛЭ, с выхода которого НЕ-Q = 1 подаётся на вход верхнего ЛЭ, обеспечивая состояние триггера Q = 0. Если на выходе верхнего ЛЭ Q = 1, то оно подаётся на вход нижнего ЛЭ, с выхода которого НЕ-Q = 0 подаётся на вход верхнего ЛЭ, обеспечивая устойчивое состояние триггера Q = 1.
При подаче уровня R = 1 триггер устанавливается в состояние Q = 0. Если до подачи сигнала R = 1 триггер находился в состоянии «0», то оно не изменится, если находился в состоянии «1», то оно изменится на Q = 0.
При подаче уровня S = 1 триггер устанавливается в состояние Q = 1. Если до подачи сигналаS = 1 триггер находился в состоянии «0», то оно изменится на Q = 1, если находился в состоянии «1», то оно не изменится..
Одновременная подача сигналов R = 1 и S = 1 не допускается, так как состояние триггера окажется неопределённым: либо «0», либо «1».
,то есть триггер устанавливается в состояние «1», если S = 1, либо остаётся в этом состоянии, если R = 0 и прежнее состояние Q0 = 1. Одновременная подача сигналов R = 0 и S = 0 не допускается.
19)Синхронный D – триггер со статическим управлениемимеет информацион-ный вход D и вход синхронизации С. Его функционирование определяется таблицей состояний (рисунок 3.5, а). При С = 1 триггер устанавливается в состояние, определяемое логическим уровнем на входе D. При С = 0 он сохраняет предыдущее состояние. Функционирование синхронного триггера описывается логическим выражением: . Логические структуры и УГО D – триггера приведены на рисунках 3.5 б, в, г.
Рисунок 3.5 – Синхронный D – триггер со статическим управлением: а) таблица функционирования; б) на основе статического RS - триггера с прямыми входами; в) на основе статического RS - триггера с инверсными входами; г) УГО;
а) б)
Рисунок 3.6 – д) графики работы D-триггера; е) логическое выражение функционирования
20)Синхронный Т-триггер имеет только тактовый (счётный) вход Т (рисунок 3.7, в) и меняет своё состояние на противоположное по фронту каждого нового тактово-го импульса. Т-триггер можно получить на основе D-триггера (рисунок 3.7, а) или RS-триггера (рисунок 3.7, б). Каждый раз по фронту сигнала Т триггер меняет своё состояние (рисунок 3.7, в).
а б в
г
Рисунок 3.7 – Т-триггер: а)преобразование D-триггера в Т-триггер; б) преобразова-ние RS-триггера в Т-триггер; в) УГО Т-триггера; г) графики работы Т-триггера.
21)Общие сведения о памяти и запоминающих устройствах
Запоминающие устройства ЗУ служат для хранения информации и обмена ею с другими цифровыми устройствами. Микросхемы памяти в общем объёме выпуска ИМС занимают около 40%. Для обеспечения минимальной цены при максимальных ёмкости и быстродействии память организуется по многоступенчатому иерархичес-кому принципу.
В иерархической структуре памяти выделяют уровни: регистровую, кэш, основную и внешнюю.
Регистровая память находится на кристалле микропроцессора, имеет высокое быстродействие, но малую ёмкость. Она предназначена для промежуточного хранения данных при обмене между устройствами с разным быстродействием.
Кэш-памятьтакже размещается на кристалле микропроцессора. Её объём больше, чем у регистровой, но быстродействие меньше. Она служит для хранения копий данных, используемых в текущих операциях.
Основная память выполняется на микросхемах оперативных, постоянных и ре-программируемых запоминающих устройств (ОЗУ, ПЗУ, РПЗУ), работает в режиме обмена с микропроцессором и согласована с ним по быстродействию.
В ПЗУ хранятся константы и стандартные (неизменяемые) программы, в ОЗУ хранятся выполняемые программы или их фрагменты, а также данные и промежу-точные результаты их обработки, в РПЗУ записываются, например, параметры наст-ройки оборудования, в состав которого входит компьютер.
Внешняя память реализуется на магнитных и оптических дисках, имеет очень большую ёмкость, но малое быстродействие.
Основные параметры ЗУ:ёмкость и быстродействие.
Ёмкость выражается в единицах, кратных числу 210 = 1024 = 1 К. Если ЯП состоят из одного ЗЭ, то ёмкость выражается в килобитах Kb, если ЯП содержит 8, 16, 32 ЗЭ, то ёмкость выражается в килобайтах КВ. Каждой ЯП соответствует адрес. Ёмкость ИМС ЗУ указывается произведением двух чисел 2n×m, где 2n – число ЯП (число адресов), m – длина слова, записываемого в ЯП. Такая запись отображает организацию памяти.
Быстродействиеоценивается временем доступа (считывания и записи).
Доступ к памяти может быть организован по адресному, последовательному и ассоциативному принципам.
При адресном доступе указывается адрес нужной ячейки памяти, при ассоциатив-ном доступе поиск информации осуществляется по некоторому признаку.
Последовательный доступ осуществляется в буферах FIFO (первый пришёл – пер-вый вышел), LIFO (последний пришёл – первый вышел), файловых и циклических ЗУ. В ЗУ с последовательным доступом записываемые данные образуют очередь. Считывание происходит из очереди слово за словом. Время доступа к конкретной единице информации в таких ЗУ - случайная величина. В наихудшем случае для доступа может потребоваться просмотр всего объёма хранимых данных.
,то есть триггер устанавливается в состояние «1», если S = 1, либо остаётся в этом состоянии, если R = 0 и прежнее состояние Q0 = 1. Одновременная подача сигналов R = 0 и S = 0 не допускается.
. Логические структуры и УГО D – триггера приведены на рисунках 3.5 б, в, г.
б)
