Если результат получен со знаком минус (с "1"), то результат необходимо преобразовать в прямой код!!!
1. А и В положительные. При суммировании складываются все разряды, включая разряд знака. Так как знаковые разряды положительных слагаемых равны нулю, разряд знака суммы тоже равен нулю. Например:
Получен правильный результат.
2. А положительное, B отрицательное и по абсолютной величине больше, чем А. |A| < |B|
Например:
Если результат получен со знаком минус с "1", то результат необходимо преобразовать в прямой код!!! Получен правильный результат в обратном коде. При переводе в прямой код биты цифровой части результата инвертируются: 1 0000111 = -710.
3. А положительное, B отрицательное и по абсолютной величине меньше, чем А. |A| > |B|
Например:
Компьютер исправляет полученный первоначально неправильный результат (6 вместо 7) переносом единицы из знакового разряда в младший разряд суммы.
4. А и В отрицательные. Например:
Полученный первоначально неправильный результат (обратный код числа -1110 вместо обратного кода числа -1010) компьютер исправляет переносом единицы из знакового разряда в младший разряд суммы. При переводе результата в прямой код биты цифровой части числа инвертируются: 1 0001010 = -1010.
При сложении может возникнуть ситуация, когда старшие разряды результата операции не помещаются в отведенной для него области памяти. Такая ситуация называется переполнением разрядной сетки формата числа. Для обнаружения переполнения и оповещения о возникшей ошибке в компьютере используются специальные средства. Ниже приведены два возможных случая переполнения.
5. А и В положительные, сумма А+В больше, либо равна 2n-1, где n — количество разрядов формата чисел (для однобайтового формата n=8, 2n-1 = 27 = 128). Вариант переполнения.
Например:
Семи разрядов цифровой части числового формата недостаточно для размещения восьмиразрядной суммы (16210 = 101000102), поэтому старший разряд суммы оказывается в знаковом разряде. Это вызывает несовпадение знака суммы и знаков слагаемых, что является свидетельством переполнения разрядной сетки.
6. А и В отрицательные, сумма абсолютных величин А и В больше, либо равна 2n-1. Вариант переполнения.
Например:
Здесь знак суммы тоже не совпадает со знаками слагаемых, что свидетельствует о переполнении разрядной сетки.
Сложение дополнительных кодов. Здесь также имеют место рассмотренные выше шесть случаев:
1. А и В положительные. Здесь нет отличий от случая 1, рассмотренного для обратного кода.
2. А положительное, B отрицательное и по абсолютной величине больше, чем А.
Например:
Получен правильный результат в дополнительном коде. При переводе в прямой код биты цифровой части результата инвертируются и к младшему разряду прибавляется единица: 1 0000110 + 1 = 1 0000111 = -710.
3. А положительное, B отрицательное и по абсолютной величине меньше, чем А. Например:
Получен правильный результат. Единицу переноса из знакового разряда компьютер отбрасывает.
4. А и В отрицательные. Например:
Получен правильный результат в дополнительном коде. Единицу переноса из знакового разряда компьютер отбрасывает.
Случаи переполнения для дополнительных кодов рассматриваются по аналогии со случаями 5 и 6 для обратных кодов.
Сравнение рассмотренных форм кодирования целых чисел со знаком показывает:
на преобразование отрицательного числа в обратный код компьютер затрачивает меньше времени, чем на преобразование в дополнительный код, так как последнее состоит из двух шагов — образования обратного кода и прибавления единицы к его младшему разряду;
время выполнения сложения для дополнительных кодов чисел меньше, чем для их обратных кодов, потому что в таком сложении нет переноса единицы из знакового разряда в младший разряд результата.
ВАЖНО: Результат всегда представляется в том виде, в котором представлены исходные операнды.
Примеры:
Числа даны без знаковых разрядов.
10110101 – 10010110 выполнить алгебр. сложение в обратном коде
- 11010 – 10101 выполнить алгебр. сложение в дополнительном коде, разрядная сетка 8 бит.
- 110011 – 101101 выполнить алгебр. сложение в обратном коде, разрядная сетка 8 бит.
- 101010 + 110001 выполнить алгебр. сложение в дополнительном коде, разрядная сетка 8 бит.
Решение:1)
2) Сначала числа представляются в прямом коде в разрядной сетке, а затем происходят необходимые преобразования.
Ответ: -101111.
Содержание отчета:
1. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
2. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Как вычисляется прямой код.
2. Как вычисляется обратный код.
3. Как вычисляется дополнительный код.
4. Как выполняются арифметические действия.
Практическая работа №4
Тема:Построение схем цифровых логических устройств методом синтеза.
Цель работы:Закрепить и систематизировать полученные знания по пройденной теме.
Задание:Выполнить действия по вариантам: 1 вариант – чётные по журналу; 2 – вариант нечётные по журналу. 1 вариант: А; 2 вариант: Б. Построить принципиальную схему, если дана функция:
А) f=(a+b)*c+abc
Б) f=(a+b)*c+abc
Пояснения к работе:
Содержание отчета:
1. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
2. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Поясните принцип синтеза комбинационных схем.
2. Поясните анализ комбинационных схем
3. Что такое минимизация функции.
4.
Лабораторная работа №1
Тема:Исследование работы интегральных триггеров на логических элементах
Цель работы:Закрепить и систематизировать полученные знания по пройденной теме.
Задание:Выполнить действия по вариантам: 1 вариант – чётные по журналу; 2 – вариант нечётные по журналу. 1 вариант: А; 2 вариант: Б.
А) Вычертите схему RS –триггера, составленного из элементов «ИЛИ-НЕ»;
Б) Вычертите схему RS –триггера, составленного из элементов «И-НЕ».
Пояснения к работе:
Триггер - простейший автомат (к автоматам относят устройства, имеющие собственную память) с двумя устойчивыми состояниями - один из основных элементов цифровой техники. В серии микросхем ТТЛ, ТТЛШ, КМОП и другие обязательно входят те или иные его разновидности. Но если в арсенале радиолюбителя таких микросхем нет, триггер можно составить из других элементов. Покажем, как можно построить одну из его разновидностей - так называемый RS -триггер - из элементов, реализующих логические функции.
На рис. 1, а изображен RS -триггер, составленный из логических элементов ИЛИ-НЕ. Легко видеть, что в режиме хранения информации - при напряжениях низкого уровня (лог. 0) на входах S и R - он может находиться, в одном из двух состояний: иметь высокий уровень (лог. 1) на выходе элемента DD1.1 и низкий на выходе DD1.2 или, наоборот, низкий на DD1.1 и высокий на DD1.2.
Устанавливают триггер в то или иное состояние обычным образом: подавая на вход S или R напряжение высокого уровня. Это может быть и очень короткий, на пределе физического быстродействия микросхемы, импульс напряжения «единичной» амплитуды. Функции входов-выходов этого триггера, в «триггерном» его изображении, показаны на рис.1, б.
RS-триггер можно составить и из элементов «И-НЕ» (рис. 2, а, б). Здесь режиму хранения информации соответствует напряжение высокого уровня на входах S и R. Напряжение низкого уровня, поданное на вход S, переведет триггер в состояние 1. Оно же, но поданное на вход R, установит триггер в состояние 0.
Рис. 1. Триггер из «ИЛИ-НЕ»
Рис. 2. Триггер из «И-НЕ»
Рис. 3. Триггер из «И» и «ИЛИ»
Оба эти триггера составлены из так называемых шефферовых элементов, каждый из которых сам по себе обладает функциональной полнотой (функционально полными называют наборы логических элементов, пользуясь которыми можно реализовать любую двоичную функцию). Функционально полный набор может состоять и из одного элемента. Функция, реализуемая таким элементом, называется шефферовой. К универсальным, шефферовым относятся логические элементы, реализующие функции ИЛИ-НЕ и И-НЕ (...ЛЕ... и ...ЛА... в микросхемных сериях). Но RS-триггер можно построить и из элементов, не составляющих функционально полной системы.
Такой триггер показан на рис. 3, а, б. Режиму хранения здесь соответствует напряжение низкого уровня на входе S и высокого - на входе R. Триггер устанавливают в состояние 0 подачей на вход R напряжения низкого уровня. Напряжение высокого уровня, поданное на вход S, переведет триггер в состояние 1. Триггеры такой конфигурации замечательны тем, что имеют минимальную сложность в базисе И, ИЛИ, НЕ (принятое в работах по синтезу схем выражение «в базисе...» означает, что при создании того или иного устройства разработчик имеет право пользоваться лишь элементами, указанными в базисном наборе. Достижение требуемого результата возможно меньшим числом базисных элементов - одна из основных задач конструктора. Построение схемы, реализующей заданную функцию минимально возможным числом базисных элементов, относится к числу труднейших задач математической логики).
В практическом синтезе может возникнуть необходимость управлять триггером по нескольким, никак не связанным друг с другом S- или R-входам. Такой триггер показан на рис. 4, а, б. Это, очевидно, разновидность триггера, изображенного на рис. 1. Появление «единичного» напряжения на любом из S-входов переводит триггер в состояние 1. Оно же, но приложенное к любому из R-входов, вернет его в состояние 0.
Функционально ту же многоканальность управления триггером можно было бы получить, включив на S- и R-входы триггера по многовходовому дизъюнктору. Но этот вариант был бы, очевидно, более громоздким.
Рис. 4. Триггере многоканальным управлением
Как известно, в триггере комбинацию входных сигналов, инверсную по отношению к режиму хранения, принято запрещать. Для триггера, изображенного на рис. 1, это {S=1, R=1}. Инверсный набор входных сигналов запрещают потому, что при возвращении триггера в режим хранения - при смене {S=1, R=1} на {S=0, R=0} - он может непредсказуемо оказаться как в нулевом, так и в единичном состоянии. Это зависит от того, на каком из входов - S- или R - сигнал 1 задержится чуть дольше. Но если такой неопределенности нет и смещение спадов S- и R-сигналов известно и даже специально организовано, то накладывать безусловный запрет на SR-комбинацию, инверсную по отношению к режиму хранения, нет необходимости.
Заметим в заключение, что триггеры, составленные из логических элементов, не только'позволяют обойтись без специальных, «триггерных» микросхем, но могут существенно упростить трассировку монтажа, так как «синтетический» триггер можно собрать из ближайших по месту на печатной плате свободных логических элементов.
Насчитывается несколько видов триггеров: D-триггеры, JK-триггеры, RS-триггеры, T-триггеры. Из названий триггеров можно определить количество входов. Так у D-триггера есть всего один вход D, а у JK — два входа J и K. Если триггер является синхронным — добавляется вход синхронизации C.
Каждый тип триггера имеет таблицу работы (таблицу истинности), в которой указывается как различные значения на входах триггера влияют на его состояние. Состояние триггера обозначают буквой Q. Индекс возле буквы означает состояние до подачи сигнала (t) или после подачи сигнала (t+1). Рассмотрим эти таблицы для перечисленных триггеров в асинхронном режиме (без входа С):
J
K
Q(t)
Q(t+1)
S
R
Q(t)
Q(t+1)
*
*
D
Q(t)
Q(t+1)
T
Q(t)
Q(t+1)
Если триггер синхронный то существует также дополнительный вход синхронизации. При записи информации в триггер на него необходимо подать 1.
Содержание отчета:
3. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
4. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
5. Дать определение понятию «Триггер».
6. Укажите классификацию триггеров.
7. Опишите порядок построения разновидностей триггера.
8. Что такое таблица истинности?
Лабораторная работа №2
Тема:Исследование функциональных схем счетчиков
Цель работы:Закрепить и систематизировать полученные знания по пройденной теме, полученные при изучении счетчиков, исследовать их схемы.
Задание:Выполнить действия по вариантам: 1 вариант – чётные по журналу; 2 – вариант нечётные по журналу. 1 вариант: А; 2 вариант: Б.
А) Исследование схемы счетчика, выполненного на трех JK-триггерах в счетном режиме. Соберите схему, изображенную на рис.4. Объясните назначение элемента U2 , при каком коде он срабатывает? Объясните каким образом триггеры счетчика переводятся в нулевое состояние.
Б) Исследование схемы двоично-десятичного счетчика. Соберите схему, изображенную на рис.5. Опишите порядок работы исследуемого счетчика.
Пояснения к работе:
Счетчиком называют устройство, сигналы на выходе которого отображают число импульсов, поступивших на счетный вход. Триггер может служить примером простейшего счетчика. Такой счетчик считает до двух. Счетчик, образованный цепочкой из т триггеров, может подсчитать в двоичном коде 2mимпульсов. Каждый из триггеров такой цепочки называют разрядом счетчика. Число т определяет количество разрядов двоичного числа, которое может быть записано в счетчик. Число Ксч=2m называют коэффициентом (модулем) счета.
Информация снимается с прямых и (или) инверсных выходов всех триггеров. В паузах между входными импульсами триггеры сохраняют свои состояния, т.е счетчик запоминает число входных импульсов.
Нулевое состояние всех триггеров принимается за нулевое состояние счетчика в целом. Остальные состояния нумеруются по числу поступивших входных импульсов. Когда число входных импульсов Nвх>Kсч происходит переполнение, после чего счетчик возвращается в нулевое состояние и цикл повторяется. Коэффициент счета таким образом, характеризует число входных импульсов, необходимое для выполнения одного цикла и возвращения в исходное состояние. Число входных импульсов и состояние счетчика взаимно определены только для первого цикла.
После завершения каждого цикла на выходах последнего триггера возникают перепады напряжения. Это определяет второе назначение счетчиков: деление числа входных импульсов. Если входные сигналы периодичны и следуют с частотой Fвых то частота выходных сигналов равна Fвых=Fвх/Kсч. В этом случае коэффициент счета называется коэффициентом деления и обозначается как Кдел.
У счетчика в режиме деления используется выходной сигнал только последнего триггера, промежуточные состояния остальных триггеров во внимание не принимаются. Всякий счетчик может быть использован как делитель частоты. Поэтому подобное устройство часто называют счетчиком-делителем. Такие делители имеют целочисленный коэффициент деления.
Символом счетчиков на схемах служат буквы СТ (от англ. counter — счетчик), после символа проставляют число, характеризующее модуль счета (например, 2 или 10 — СТ2, СТ10).
Основными эксплуатационными показателями счетчика являются емкость и быстродействие. Емкость счетчика, численно равная коэффициенту счета, равна числу импульсов за один цикл.
Быстродействие счетчика определяется двумя параметрами: разрешающей способностью Траз.сч и временем установки кода счетчика Туст. Под разрешающей способностью подразумевают минимальное время между двумя входными сигналами, в течение которого не возникают сбои в работе. Обратная величина Fмакс=l/Tpaз.сч называется максимальной частотой счета. Время установки кода Туст равно времени между моментом поступления входного сигнала и переходом счетчика в новое устойчивое состояние. Эти параметры зависят от быстродействия триггеров и способа их соединения между собой.
Введением дополнительных логических связей — обратных и прямых —'двоичные счетчики преобразуются в недвоичные. Наибольшее распространение получили десятичные (декадные) счетчики, работающие с Ксч,==10 в двоично-десятичном коде (двоичный — по коду счета, десятичный — по числу состояний).
Десятичные счетчики организуются из четырехразрядных двоичных счетчиков. Избыточные шесть состояний исключаются введением дополнительных связей. Возможны два варианта построения схем: счет циклически идет от 0000 до 1001 и исходным состоянием служит 0110B=6D; счет происходит до 1111В=15С (В, D — обозначения двоичного и десятичного чисел). Первый вариант на практике применяется чаще.
В суммирующем счетчике каждый входной импульс увеличивает на единицу число, записанное в счетчик, при этом перенос информации из одного разряда в другой, более старший, имеет место, когда происходит смена состояния 1 на 0.
Вычитающий счетчик действует обратным образом: двоичное число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается на единицу. Переполнение вычитающего счетчика происходит после достижения им нулевого состояния. Перенос из младшего разряда в старший здесь имеет место при смене состояния младшего разряда с 0 на 1.
Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета. Режим работы определяется управляющими сигналами на этих входах. В программе EWB такие счетчики представлены ИМС 74163 и 74169 (К155ИЕ18, ИЕ17).
Счетчики с последовательным переносом представляют собой цепочку триггеров,в которой импульсы, подлежащие счету, поступают на вход первого триггера, сигнал переноса передается последовательно от одного разряда к другому.
Счетчики с параллельным переносом состоят из синхронных триггеров. Счетные импульсы подаются одновременно на все тактовые входы, а каждый из триггеров цепочки служит по отношению к последующим только источником информационных сигналов. Срабатывание триггеров параллельного счетчика происходит синхронно, и задержка переключения всего счетчика равна задержке одного триггера. В таких счетчиках используются JK- и D-триггеры. В схемном отношении они сложнее счетчиков с последовательным переносом. Число разрядов у этих счетчиков обычно невелико (4...6), поскольку с повышением числа разрядов число внутренних логических связей быстро растет.
Счетчики-делители, оформленные как самостоятельные изделия, имеются в составе многих серий микросхем. Номенклатуру счетчиков отличает большое разнообразие. Многие из них обладают универсальными свойствами и позволяют управлять коэффициентом и направлением счета, вводить до начала цикла исходное число, прекращать счет по команде, наращивать число разрядов и т.п.
Порядок разработки устройств на базе счетчиков рассмотрим на примере цифровых часов, функциональная схема которых приведена на рис.1.
Рис. 1 - Функциональная схема часов
Часы содержат три пары индикаторов для отображения часов, минут, секунд и два одиночных индикатора-разделителя. Индикаторы управляются от подсхем cont24 и cont60 с питанием от источника +5V. В качестве задающего генератора используется функциональный генератор, режимы работы которого показаны на рис. 2.
Рис. 2 - Панель функционального генератора в схеме часов
Блок cont60 представляет собой счетчик с коэффициентом счета Ксч=60, его функциональная схема показана на рис. 3.
Рис. 3 - Функциональная схема счетчика cont60
Блок содержит подсхему-счетчик cont6 (Ксч=6) и двоично-десятичный счетчик 74160 (К155ИЕ9). Микросхема К155ИЕ9 (74160) — декадный двоично-десятичный счетчик. Он запускается положительным перепадом тактового импульса и имеет синхронную загрузку (предварительную установку каждого триггера по входам А, В, С, D). Несколько счетчиков ИЕ9 образуют синхронный многодекадный счетчик. Сброс всех триггеров — асинхронный по общему входу сброса R (CLR').
Счетчик ИЕ9 — полностью программируемый, поскольку на каждом из его выводов можно установить требуемый логический уровень. Такая предварительная установка происходит синхронно с перепадом тактового импульса и не зависит от того, какой уровень присутствует на входах разрешения счета СЕР (ENP) и СЕТ (ENT). Напряжение низкого уровня, поступившее на вход параллельной загрузки РЕ (LOAD`), останавливает счет и разрешает подготовленным на входах D0...D3 (А, В, С, D) данным загрузиться в счетчик в момент прихода следующего положительного перепада тактового импульса (от низкого к высокому уровню или при переходе от 0 к 1).
Сброс счетчика ИЕ9 — асинхронный. Если на общий вход сброса R поступило напряжение низкого уровня, на выходах всех четырех триггеров устанавливаются низкие уровни независимо от сигналов на входах С (CLK), РЕ, СЕТ и СЕР. Внутренняя схема ускоренного переноса необходима для синхронизации многодекадной цепи счетчиков ИЕ9. Специально для синхронного каскадирования микросхема имеет два входа разрешения: СЕР (параллельный) и СЕТ (вспомогательный, с условным названием "трюковый"), а также выход ТС (RCD — окончание счета).
Счетчик считает тактовые импульсы, если на обоих его входах СЕР и СЕТ напряжение высокого уровня. Вход СЕТ последующего счетчика получает разрешение счета в виде напряжения высокого уровня от выхода ТС предыдущего счетчика. Длительность высоких уровней (сигнала логической 1) на выходе ТС примерно соответствует длительности высокого уровня на выходе Q0 предыдущего счетчика.
Для счетчиков ИЕ9 не допускаются перепады от высокого уровня к низкому на входах СЕР и СЕТ, если на тактовом входе присутствует напряжение низкого уровня. Нельзя подавать положительный перепад на вход РЕ, если на тактовом входе присутствует напряжение низкого уровня, а на входах СЕР и СЕТ — высокого (во время перепада или перед ним). Сигналы на входах СЕР и СЕТ можно изменять, если на тактовом входе С присутствует напряжение низкого уровня. Когда на входе РЕ появляется высокий уровень, а входы СЕ неактивны (т.е. на СЕР и СЕТ — низкий уровень), то вместе с последующим положительным перепадом тактового импульса на выходах Q0...Q3 (QA, QB, QC, QD) появится код от входов D0...D3.
Подавая сигналы высокого уровня на входы СЕТ и СЕР при низком уровне сигнала на тактовом входе, получим на выходах наложение кодов загрузки и внутреннего счета. Если при низком уровне тактового сигнала на входы СЕТ, СЕР и РЕ поданы положительные перепады, нарастающие от низкого уровня к высокому, тактовый перепад изменит код на выходах Q0...Q3 на последующий.
Схема счетчика cont6 показана на рис. 4.
Рис. 4 - Функциональная схема счетчика cont6
Счетчик выполнен на трех JK-триггерах в счетном режиме (на J- и К-входы поданы сигналы 1). Для обеспечения коэффициента счета Ксч,=6 использована обратная связь на элементе И U2, который срабатывает при коде 110B=6D, при этом сигнал 1 с его выхода через элемент ИЛИ U1 поступает на R-входы триггеров, переводя их в нулевое состояние. Ко второму входу элемента U1 подключен вход R для подачи внешнего сигнала сброса. Поскольку для рассматриваемого счетчика и счетчика 74160 эти сигналы различны (для первого это 1, а для второго — 0), на входе R счетчика cont6 (рис. 3) включен инвертор.
Схема счетчика часовых интервалов cont24 показана на рис. 5. Счетчик выполнен на двух ИМС 74160 и обеспечивает коэффициент Ксч=24.
Рис. 5 - Функциональная схема счетчика cont24
Содержание отчета:
1. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
2. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Что такое счетчик.
2. Какого типа бывают счетчики.
3. Как создаются счетчики с коэффициентом счета, не кратным 2.
4. Как подразделяются счетчики по способу переноса информации между разрядами.
Лабораторная работа №3
Тема:Исследование функциональных схем регистров
Цель работы:Ознакомиться с назначением и принципом действия регистров, ознакомиться с практической схемой сдвигового регистра и исследовать его.
Задание:Построить временную диаграмму регистра и пояснить его работу по варианту. Каждый студент выбирает вариант по журналу.
Таблица 1 – Таблица задания вариантов
вариант
задание
Временная диаграмма регистра сдвига на два разряда вправо
Временная диаграмма регистра сдвига на три разряда вправо
Временная диаграмма регистра сдвига на четыре разряда вправо
Пояснения к работе:
Регистр - это узел вычислительной машины, который служит для хранения чисел и команд, регистры могут быть одноразрядными и много разрядными. По функциональному значению регистры делятся на регистры памяти или статические и регистры сдвига или динамические. Регистры памяти осуществляют приѐм и хранение чисел только в параллельном коде и представляют собой набор триггеров, в ряде случаев имеющие общие схемы синхронизации. Количество триггеров определяет разрядность регистра памяти. В зависимости от входов, реализованных в используемых триггерах, регистр осуществляет выдачу хранимого кода в памяти, инверсном или парафозном коде. Для построения регистров используются RS-тригеры, D-триггеры и JK- триггеры.
Сдвиговые регистры осуществляют не только хранение, но и как следует из названия, сдвиг хранящихся в них данных. Они используют для преобразования последовательного кода числа в параллельный и, наоборот, для сдвигов кодов чисел на определѐнное количество разрядов вправо или в лево, что бывает необходимо при нормализации чисел. Для реализации этих функций в сдвиговых регистрах информационные входы триггеров связаны с соответствующими выходами других триггеров, входящих в регистр. Регистр работает следующим образом: с приходом положительного импульса синхронизации (или тактового импульса) первый триггер перейдѐт в нулевое состояние, так как на вход D до прихода импульса синхронизации поступал нулевой сигнал. Во второй триггер будет записываться состояние первого и так далее, в каждый следующий триггер будет записываться состояние предыдущего. Следовательно, число в регистре будет сдвинуто на бит числа. Под действием каждого последующего импульса синхронизации на выходе регистра (выход последнего триггера) получаем поочерѐдно каждый разряд записанного числа, начиная с младшего, т.е. в последовательном коде. Поэтому сдвиговые регистры иногда называются последовательными. Регистры, в которых сдвиг информации может быть осуществлен как вправо, так и влево называются реверсивными и направление сдвига числа зависит от управляющего сигнала. Для реализации реверсивных регистров обычно используют два сигнала направления и на вход триггеров регистра помещается логический элемент 2И-ИЛИ-НЕ. Сдвиговый регистр с параллельным входом — это устройство, в котором входные данные поступают одновременно по параллельным информационным каналам. Запись данных в регистр осуществляется следующим образом: сначала производится сброс содержимого регистра подачей импульса (логического 0) на вход «Установка в 0», далее D1—D4 подаются на входы и импульс (логическая 1) поступает на вход записи. Это приводит к записи информации во все регистры с использованием входов предустановки. После этого при появлении каждого тактового импульса информация сдвигается на один разряд вправо. Выход данных может быть как последовательным, так и параллельным. Схема регистра на D-триггерах изображена на рисунке 1. Временная диаграмма его работы приведена на рисунке 2.
Рисунок 1 - Схема регистра на D-триггерах
Рисунок 2 - Временные диаграммы работы регистра
Триггерным регистром называется совокупность триггеров с определенными связями между ними, при которых они действуют как единое устройство. Регистры выполняются на синхронных триггерах JK- или D-типа. В зависимости от выполняемых функций регистры делятся на накопительные (параллельные) и сдвигающие.
В последовательном регистре выход предыдущего триггера подается на вход следующего триггера, а тактовые импульсы подаются на входы С всех триггеров, составляющих регистр, одновременно (рис. 3). При этом содержимое каждого триггера записывается в последующий триггер. Такие регистры называются сдвиговыми регистрами, или регистрами сдвига.
Если на вход ^ D регистра сдвига подать единицу, а на вход С тактовую частоту, то единица начнет продвигаться по регистру сдвига, т.е. под воздействием первого тактового импульса единица запишется в первый триггер регистра. Под воздействием второго тактового импульса эта единица перепишется во второй триггер и т.д., когда под воздействием N-го тактового импульса единица не выйдет из регистра сдвига. Временная диаграмма работы четырехразрядного регистра сдвига приведена на рис. 4.
1. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
2. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Для чего предназначены регистры и каких типов они бывают.
2. На каких триггерах могут быть реализованы регистры.
3. Перечислите отличия реверсивного регистра от сдвигового.
Лабораторная работа №4
Тема:Исследование функциональных схем шифраторов и дешифраторов
Цель работы:Ознакомиться с назначением и принципом действия шифраторов и дешифраторов, ознакомиться с практической схемой шифраторов (дешифраторов) и исследовать его.
Задание:Построить каскады шифраторов (дешифраторов), реализующие преобразование информации в соответствии с заданным числом разрядов по варианту. Каждый студент выбирает вариант по журналу.
Таблица 1 – Таблица задания вариантов
вариант
задание
схему многокаскадного шифратора (4-2) и таблицу истинности
схему многокаскадного шифратора (64-8) и таблицу истинности
Пояснения к работе:
Переработка входной информации в выходную в любых схемах ЭВМ обеспечивается преобразователями или цифровыми автоматами двух видов:комбинационными схемами и схемами с памятью. Комбинационные схемы (КС) - это схемы, у которых выходные сигналы Y=(Y1,Y2,…Ym) в любой момент дискретного времени однозначно определяются совокупностью входных сигналов Х=(Х1,Х2,…,Хn), поступающих в тот же момент времени t. Реализуемый в КС способ обработки информации называется комбинационным потому, что результат обработки зависит только от комбинации входных сигналов и формируется сразу же при поступлении входных сигналов. Одним из достоинств комбинационных схем является быстродействие. Преобразование информации описывается логическими функциями вида Y=F(X).
Логические функции и соответствующие им комбинационные схемы подразделяют на регулярные и нерегулярные структуры. Регулярные структурыпредполагают построение схемы таким образом, что каждый из ее выходов строится по аналогии с предыдущим. В нерегулярных структурах такая аналогия отсутствует. Из регулярных комбинационных схем наиболее распространены дешифраторы, шифраторы, схемы сравнения, комбинационные сумматоры, коммутаторы и т.д.
Дешифраторы (ДШ) - это комбинационные схемы с n входами и m=2n выходами. Единичный сигнал, формирующийся на одном из m выходов, однозначно соответствует комбинации входных сигналов.
Шифратор (Ш) решает задачу, обратную схемам ДШ, т.е. по номеру входного сигнала формирует однозначную комбинацию выходных сигналов.
Таблица истинности синтезируемого шифратора
№
Входные значения
Значения на выходе
X1
X2
X3
X4
X5
Y1
Y2
Y3
1
1
0
0
0
0
0
0
0
2
0
1
0
0
0
0
0
1
3
0
0
1
0
0
0
1
0
4
0
0
0
1
0
0
1
1
5
0
0
0
0
1
1
0
0
Уравнения выходных значений (преобразованы в базис И-НЕ):
По полученным уравнениям строим схему устройства:
Реализация схемы двухкаскадного шифратора 16-4 через 5-3 в EWB
Таблица истинности шифратора 16-4:
Информационные входы
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
2
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
3
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
4
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
5
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
6
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
7
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
8
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
9
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
10
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
11
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
12
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
13
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
14
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
15
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
Выходы
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
4
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
8
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
G – признак подачи входного сигнала
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Настройки генератора и диаграмма анализатора логических сигналов (для анализа схемы реализации двухкаскадного шифратора 16-4 через 5-3)
Диаграмма анализатора логических сигналов согласуется с таблицей истинности. (Ввиду ограничений анализатора логических сигналов на диаграмме показаны не все входные сигналы, а только подаваемые на входы 0-10). Последние 5 графиков – логические сигналы на выходах построенного шифратора 16-4.
Линейный (одноступенчатый) дешифратор стоится из простейших логических элементов, поэтому он наиболее быстродействующий, но его реализация при значительной разрядности входного слова затруднена, поскольку требует применения логических элементов с большим числом входов (равным n+1 для вариантов со стробированием по выходу). Обычно одноступенчатыми выполняются дешифраторы на небольшое число входов, определяемое возможностями элементов применяемой серии микросхем.
Появление малоразрядных дешифраторов в виде СИС поставило вопрос о применении их как средств построения дешифраторов большей разрядности, что дает существенную экономию аппаратурных затрат. Матричные (также: пирамидальные, прямоугольные) дешифраторы формируются на основе простых линейных дешифраторов меньшей размерности, т.е. строятся в виде матрицы. Как осуществляется построение схем каскадов шифраторов
Код делится на поля, разрядность которых соответствует числу входов имеющихся шифраторов. Информационные выходы шифраторов первого каскада (выходы 1,2 и 4 на рисунке) через многовходовые простейшие элементы (И-НЕ или ИЛИ) подключают к выходам устройства – это будут младшие разряды выходного кода. Выходы G микросхем (при необходимости) передаются на следующий каскад дешифраторов. При использовании приоритетных шифраторов выходы переноса микросхем с большими номерами соединяют со входами запрета предшествующих микросхем, чтобы сохранить свойство приоритетности. На рисунке: схема приоритетного шифратора (64-6), построенного путём комбинации приоритетных шифраторов меньшей разрядности (8-3).
Содержание отчета:
3. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
4. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Дать определение шифратора.
2. Дать определение дешифратора.
3. Дать понятие линейных и прямоугольных шифраторов.
4. Как осуществляется построение схем каскадов шифраторов.
5. Как осуществляется построение схем каскадов дешифраторов.
Лабораторная работа №5
Тема:Исследование функциональных схем мультиплексоров и демультиплексоров
Цель работы:Ознакомиться с назначением и принципом действия мультиплексоров и демультиплексоров, ознакомиться с практической схемой мультиплексора (демультиплексора) и исследовать его.
Используемое оборудование и средства: персональный компьютер, программа Electronics Workbench.
Задание:Построить таблицу истинности мультиплексора (демультиплексора), в соответствии с заданным вариантом. Каждый студент выбирает вариант по журналу.
Таблица 1 – Таблица задания вариантов
вариант
задание
Заполнить таблицу истинности мультиплексора для рис. 1.2
Заполнить таблицу истинности демультиплексора для рис.2.1
Пояснения к работе:
В цифровых устройствах часто возникает необходимость передать цифровую информацию от m различных устройств к n приёмникам через канал общего пользования. Для этого на входе канала, устанавливают устройство М (рис.1.1), называемое мультиплексором, которое согласно коду адреса Аm подключает к каналу один из m («1 из m») источников информации, а на выходе канала устройство DM (демультиплексор) обеспечивает передачу информации к приемнику, имеющему цифровой адрес Аn. То есть мультиплексор – это комбинационное устройство, предназначенное для подключения одного из n входных сигналов к общему выходу в соответствии с кодом адреса. Применительно к компьютерной схемотехнике: мультиплексор – это функциональный узел цифровой системы, предназначенный для коммутации (переключения) информации от одного из m адресуемых входов на общий выход. Номер конкретной входной линии, подключаемой к выходу, в каждый такт машинного времени определяется адресным кодом А0,…Аk-1. Связь между числом информационных m и адресных k входов определяется соотношением m2k. Таким образом, мультиплексор реализует управляемую передачу данных от нескольких входных линий в одну выходную. Принцип работы мультиплексора (и демультиплексора) наглядно демонстрирует рис. 1.1.
Рисунок 1.1 -Принцип работы мультиплексора (и демультиплексора)
Функция мультиплексоров в поле типа ЛЭ записывается буквами MUX (multiplexor). Условное графическое обозначение (УГО) мультиплексора показано на рис.1.2.
Рисунок 1.2 - Условное графическое обозначение (УГО) мультиплексора
Мультиплексоры применяются для коммутации отдельных линий или групп линий (шин), преобразования параллельного кода в последовательный, реализации логических функций нескольких переменных, построения схем сравнения, генераторов кодов. Применительно к мультиплексорам пользуются так же термином «селекторы» данных. Мультиплексоры включают в себя дешифратор адреса. Сигналы дешифратора управляют логическими вентилями, разрешая передачу информации только через один из них. Логика функционирования мультиплексора для m=4 описывается табл.1.1, где x0,...,x3 – выходы независимых источников информации, а переменные А0, А1 являются адресными, т.е. представляют в двоичном коде номер информационного входа, подключаемого в данный момент к выходу Y. Тогда функционирование мультиплексора описывается таблицей истинности. Принципиальная схема четырехвходового мультиплексора приведена на рис. 1.6.
Демультиплексором называется функциональный узел компьютера, предназначенный для коммутации (переключения) сигнала единственного информационного входа D на один из n информационных выходов. Номер выхода, на который в каждый такт машинного времени подается значение входного сигнала, определяется адресным кодом A0,A1…,Am-1. Адресные входы m и информационные выходы n связаны соотношением n2m. В качестве демультиплексора может быть использован дешифратор DC. При этом информационный сигнал подается на вход разрешения Е (от англ. enable – разрешение). Стробируемый демультиплексор с информационным входом D, адресными входами А1, А0 и стробирующим входом С показан на рисунке 2.1. Демультиплексор выполняет функцию, обратную функции мультиплексора. Применительно к мультиплексорам и демультиплексорам пользуются так же термином «селекторы» данных.
Рисунок. 2.1 - Условное графическое обозначение (УГО) демультиплексора
Демультиплексоры используют для коммутации отдельных линий и многоразрядных шин, преобразования последовательного кода в параллельный. Как и мультиплексор, демультиплексор включают в себя дешифратор адреса. Сигналы дешифратора управляют логическими вентилями, разрешая передачу информации только через один из них (рис.1.1).
Таблица 2 – Результаты исследования демультиплексора
SA3
SA2
SA1
Состояние выхода
Содержание отчета:
1. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
2. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Изобразите схему двухканального мультиплексора и поясните ее работу.
2. Изобразите схему демультиплексора с информационным и адресным входами Х и А и двумя выходами Y0, Y1.
3. Для решения каких задач применяются мультиплексоры.
4. Для решения каких задач применяются демультиплексоры.
Лабораторная работа №6
Тема:Исследование функциональных схем сумматоров
Цель работы: закрепить теоретические знания, полученные при изучении арифметических четверть сумматоров, полусумматоров и полных сумматоров. Исследовать структуру и логику функционирования.
Используемое оборудование и средства: персональный компьютер, программа Electronics Workbench.
Задание:А) Изобразите схему графического обозначения четырехразрядного сумматора.
Б) Изобразите по вариантам схему, напишите булево выражение и составьте таблицу истинности, поясняющую работу схемы в соответствии с заданным вариантом. Каждый студент выбирает вариант по журналу.
Таблица 1 – Таблица задания вариантов
вариант
задание
Изобразите полную схему четверть сумматора. Составьте таблицу истинности и напишите булево выражение, поясняющую работу схемы.
Изобразите полную схему полусумматора. Составьте таблицу истинности и напишите булево выражение, поясняющую работу схемы.
Изобразите полную схему полного сумматора. Составьте таблицу истинности и напишите булево выражение, поясняющую работу схемы.
Пояснения к работе:
Арифметические сумматоры являются составной частью так называемых арифметико-логических устройств (АЛУ) микропроцессоров (МП). Они используются также для формирования физического адреса ячеек памяти в МП с сегментной организацией памяти. Арифметические сумматоры представлены двумя базовыми устройствами, показанными на рис. 1: полусумматором и полным сумматором. Они имеют следующие назначения выводов: А, В — входы слагаемых, — результат суммирования, С0 — выход переноса, Ci -вход переноса. Многоразрядный сумматор создается на базе одного полусумматора и п полных сумматоров. В качестве примера на рис. 2 приведена структура трехразрядного сумматора. На входы Al, A2, A3 и Bl, B2, ВЗ подаются первое и второе слагаемые соответственно, а с выходов Sl, S2, S3 снимаются результаты суммирования.
Рисунок 1 - Схемы полусумматора (а) и полного сумматора (б)
Рисунок 2 - Трехразрядный сумматор
Содержание отчета:
1. Оформить титульный лист в соответствии с СТП 1.2 – 2005.
2. В лабораторной работе необходимо отразить следующее:
А) Название лабораторной работы.
Б) Цель работы.
Г) Задание.
Д) Выполненная работа в соответствии с заданием.
Е) Ответы на контрольные работы.
Ж) Вывод.
3. Отчет необходимо оформить в папку.
Контрольные вопросы:
1. Чем отличается полный одноразрядный сумматор от полусумматора.
2. Как построить полный сумматор из полусумматоров.
3. Чем отличается двоичный счетчик от двоично-десятичного счетчика.
Библиографический список:
1. Ю.М. Келим «Вычислительная техника». М.: Академия, 2005.
Преобразование кода 8421 в код 2421.
Обозначим переменные, соответствующие отдельным, разрядам кода 8421, x4, x3, x2, x1, то же для кода 2421 y4, y3, y2, y1. В табл. 5.7 приведено соответствие комбинаций обоих кодов.
Каждая из переменных y4, y3, y2, y1 может рассматриваться функцией аргументов x4, x3, x2, x1 и, следовательно, может быть представлена через эти аргументы соответствующим логическим выражением. Для получения указанных логических выражений представим переменные y4, y3, y2, y1 таблицами истинности в форме таблицы Вейча (рис 5.24.1).
рис 5.23
рис 5.24
рис 5.24.1
Получим минимальную форму логических выражений, представленных через операции И, ИЛИ, НЕ и через операцию И-НЕ:
На рис. 5.23 приведена логическая структура преобразователя кодов, построенная на элементах И-НЕ с использованием полученных логических выражений.
Преобразование кода 2421 в код 8421.
Для реализации данного преобразования (обратного по отношению к рассмотренному выше) требуется получить логические выражения для переменных x4, x3, x2, x1, используя в качестве аргументов переменные y4, y3, y2, y1.
рис 5.24.2
Таблицы Вейча для переменных x4, x3, x2, x1 представлены на рис. 5.24.2. Логические выражения для переменных x4, x3, x2, x1:
Логическая структура преобразователя приведена на рис. 5.24.
— результат суммирования, С0 — выход переноса, Ci -вход переноса. Многоразрядный сумматор создается на базе одного полусумматора и п полных сумматоров. В качестве примера на рис. 2 приведена структура трехразрядного сумматора. На входы Al, A2, A3 и Bl, B2, ВЗ подаются первое и второе слагаемые соответственно, а с выходов Sl, S2, S3 снимаются результаты суммирования.
рис 5.24.2
