Если посмотреть на временные диаграммы сигналов на выходах двоичного счётчика, приведённые на рисунках 8.32 и 8.35, то можно увидеть, что частота сигналов на его выходах будет уменьшаться в два раза по отношению к предыдущему выходу. Это позволяет использовать счетчики в качестве цифровых делителей частоты входного сигнала. Цифровые делители частоты используются в устройствах формирования высокостабильных генераторов частоты (синтезаторов частот).
Сформированные частоты могут быть использованы либо для синхронизации различных цифровых устройств (в том числе и микропроцессоров) либо в качестве высокостабильных генераторов опорных частот в радиоприёмных и радиопередающих устройствах.
При использовании цифровых счётчиков в качестве устройств формирования опорных частот часто требуется обеспечить коэффициент деления частоты, отличающийся от степени числа 2. В этом случае требуется счётчик с недвоичным коэффициентом счёта.
Ещё одна ситуация, когда могут потребоваться недвоичные счётчики, возникает при отображении информации, записанной в счётчике. Человек, который работает с электронной техникой, привык работать с десятичной системой счисления, поэтому возникает необходимость отображать хранящееся в счётчике число в десятичном виде. Это сделать намного проще, если и счет входных импульсов вести сразу в десятичном или двоично-десятичном коде. Иначе для индикации потребуется перекодировать информацию из двоичного кода в двоично-десятичный.
Построить недвоичный счётчик можно из двоичного за счёт исключения лишних комбинаций единиц и нулей. Эта операция может быть осуществлена при помощи обратной связи. Для реализации недвоичного счётчика при помощи дешифратора определяется внутреннее состояние счётчика, соответствующее требуемому коэффициенту счёта. Сигнал с выхода дешифратора обнуляет содержимое двоичного счётчика.
Обратите внимание, что эти рассуждения справедливы для суммирующего двоичного счётчика. При использовании вычитающего счётчика необходимо декодировать число, равное отрицательному значению коэффициента счёта. Такой счётчик обычно используется в качестве делителя частоты. В качестве примера реализации описанной идеи реализации недвоичного счётчика, рассмотрим схему двоично-десятичного счётчика, приведенную на рисунке 8.41.
Рисунок 8.41 – Схема десятичного счётчика
В рассматриваемой схеме дешифратор построен на двухвходовом логическом элементе "2И", входящем в состав микросхемы двоичного счётчика. Дешифратор декодирует число 1010, соответствующее числу 10102 в двоичной системе счисления.
В соответствии с принципами построения схем по произвольной таблице истинности, для построения дешифратора требуется ещё два инвертора, подключённых к выходам 1 и 4. Однако после сброса счётчика числа, большие 1010 никогда не смогут появиться на выходах микросхемы. В результате схема дешифратора упрощается и вместо четырёхвходового элемента "4И" можно обойтись двухвходовым. Инверторы в таком дешифраторе тоже оказываются лишними.
Приведём в качестве ещё одного примера схему делителя частоты на 1000. При разработке делителя частоты, прежде всего, определим, сколько потребуется микросхем двоичных счётчиков. Для этого определим степень числа 2, при которой число M=2n будет больше требуемого числа 1000.
Получаем число десять. При возведении основания системы счисления 2 в 10 степень получится число 1024. Оно, естественно, больше числа 1000. То есть, при использовании для построения делителя частоты счетных триггеров, достаточно будет десяти триггеров. Однако обычно для построения делителей частоты используют готовые двоичные счётчики, поэтому определим необходимое количество микросхем двоичных счётчиков. При использовании четырёхразрядных двоичных счётчиков достаточно будет трёх микросхем, так как в трёх микросхемах будет 3*4=12 триггеров, что заведомо больше минимального числа триггеров.
Следующим этапом построения делителя частоты будет перевод коэффициента деления 1000 в двоичное представление. Десятичное число 100010 в двоичном виде будет выглядеть как 0011 1110 10002. В этом числе шесть единиц, поэтому для построения дешифратора будет достаточно шестивходового логического элемента "6И". Однако такие микросхемы не выпускаются, поэтому воспользуемся микросхемой "8И-НЕ". Неиспользуемые входы этой микросхемы подключим к питанию. Теперь они мешать работе схемы не будут. Ненужную нам инверсию сигнала скомпенсируем дополнительным инвертором. Получившаяся схема делителя на 1000 приведена на рисунке 8.42.
Рисунок 8.42 – Схема делителя на 1000, построенного на основе трёх двоичных счётчиков
При использовании счётчиков в составе синтезаторов частот может потребоваться формирование определенного диапазона частот. В этом случае делитель, построенный на недвоичном счётчике, должен обладать возможностью изменения коэффициента деления.
Такие делители частоты получили название делителей с переменным коэффициентом деления (ДПКД). При использовании обратной связи для реализации ДПКД потребуется полный дешифратор и переключатели его выходов на вход сброса счётчика. Схема делителя частоты при этом получается сложной, а управление таким делителем неудобным.
Пример двухразрядного делителя с переменным коэффициентом деления (ДПКД), построенного на десятичных счётчиках приведён на рисунке 8.43. Обратите внимание, что для удобного управления таким синтезатором частоты использованы десятичные счётчики. Использование десятичных счетчиков позволяет выставлять необходимую частоту непосредственно в десятичном виде. Значение частоты можно нанести на корпусе прибора под клювиками переключателей или отображать набираемую частоту на десятичных индикаторах.
Рисунок 8.43 – Схема делителя с переменным коэффициентом деления с максимальным коэффициентом деления 100
В качестве определенного недостатка такого делителя частоты можно отметить очень маленькую длительность выходных импульсов. Если требуется сформировать строго симметричное колебание, то на выходе такого делителя необходимо дополнительно поставить одноразрядный двоичный делитель частоты на T‑триггере. В этом случае на выходе делителя с очень высокой точностью будет формироваться "меандр".
