Одноразрядный сумматор

Одноразрядный сумматор имеет три входа (два слагаемых и перенос из предыдущего разряда) и два выхода (суммы и переноса в следующий разряд). Таблица истинности одноразрядного сумматора имеет следующий вид (табл. 2.12).

Таблица 2.12

Аналитические выражения функций суммы и переноса (сигнал переноса обозначен через С от английского carry) имеют вид:

В базисе Шеффера функции и , выражаются следующим образом:

Непосредственное воспроизведение полученных формул на элементах двухступенчатой логики И-ИЛИ-НЕ приводит к применению элемента 2-2-2И-ИЛИ-НЕ для выработки сигнала переноса и элемента 3-3-3-ЗИ-ИЛИ-НЕ для сигнала суммы .Такое решение используется в некоторых сериях микросхем, но более популярно решение, приводящее к некоторому сокращению аппаратной сложности схемы при сохранении минимальной задержки по цепи переноса. Идея этого решения состоит в использовании полученного уже значения в качестве вспомогательного аргумента при вычислении .

Из табл. 2.12 видно, что во всех строчках, кроме первой и последней, = .

Чтобы сделать формулу справедливой также в первой и последней строчках нужно убрать единицу в строчке нулевых входных величин и добавить единиц в строчку единичных входных величин, что приводит к соотношению

Схема сумматора, построенного по этому соотношению, показана на рис. 2.24, а.

Рис. 2.24. Схема (а), условные обозначения (б, в, г) и пути распространения сигналов одноразрядного сумматора (д).

Из табл. 2.12 видно, что и функция суммы, и функция переноса обладают свойством самодвойственности: при инвертировании всех аргументов инвертируется и значение функции, т. е.

Условное обозначение одноразрядного сумматора показано на рис. 2.24, б. Для варианта с выработкой инвертированных значений суммы и переноса на основании свойства самодвойственности можно пользоваться двумя вариантами обозначений для одной и той же схемы (рис. 2.24, в, г).

Быстродействие одноразрядного сумматора оценивается задержками по шести трактам распространения сигналов: от первого слагаемого до выхода суммы, от первого слагаемого до выхода переноса, от второго слагаемого до тех же выходов и от входа переноса до выхода переноса, от входа переноса до выхода суммы (рис. 2.24, д). Так как тракты от обоих слагаемых обычно одинаковы, остаются четыре задержки, отмеченные надписями t_as, t_ac, t_cc и t_cs на рис. 2.24, д.

На рис. 2.25 показана схема сумматора, входящая в библиотеку схемных решений семейства СБИС FLEX8000 фирмы Altera.

Рис. 2.25. Схема одноразрядного сумматора из библиотеки схемных решений для СБИС FLEX 8000.