Шифратор

Шифратор – схема, имеющая 2ⁿ входов и n выходов, функции которой во многом противоположны функции дешифратора (рис. 1.25). Эта комбинационная схема в соответствии с унитарным кодом на своих входах формирует позиционный код на выходе (таблица 1.6).

Рис. 1.25. Условно-графическое обозначение шифратора на 4 входа

Таблица 1.6.
Входы	Выходы


			х
		x	х
	х	x	х

Раздел 2 Архитектура и организация ЭВМ

Тема 2.1: Арифметико-логическое устройство Цель: Изучить особенности реализации арифметико-логического устройства компьютера на примере проектирования АЛУ для умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя.

Классическая ЭВМ состоит из трех основных устройств: арифметико-логического устройства, устройства управления и запоминающего устройства. Рассмотрим особенности организации этих устройств. Прежде всего, рассмотрим структуру арифметико-логического устройства. В современных ЭВМ арифметико-логическое устройство не является самостоятельным схемотехническим блоком. Оно входит в состав микропроцессора, на котором строится компьютер. Однако знание структуры и принципов работы АЛУ весьма важно для понимания работы компьютера в целом. Для лучшего понимания этих вопросов проведем синтез арифметического устройства, предназначенного для выполнения только одной операции – умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя [13] . В ходе этого процесса также обратим внимание на особенности использования рассмотренных выше основных схемотехнических элементов ЭВМ. Синтез АЛУ проходит в несколько этапов. Сначала необходимо выбрать метод, по которому предполагается выполнение операции, и составить алгоритм соответствующих действий. Исходя из алгоритма и формата исходных данных, следует определить набор составляющих АЛУ элементов. Затем требуется определить связи между элементами, установить порядок функционирования устройства и временную диаграмму управляющих сигналов, которые должны быть поданы на АЛУ от устройства управления. Пусть операнды имеют вид: [X]_пк = x₀x₁x₂…x_n [Y]_пк = y₀y₁y₂…y_n где x₀, y₀ – знаковые разряды. Операция умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя выполняется по следующей формуле: Sign Z = Sign X

Sign Y |Z| = y₁•|X|•2^-1+ y₂•|X|•2^-2 +…+y_n•|X|•2^-n [X]_пк = 0.1101 ; Sign X = 0 [Y]_пк = 1.1011 ; Sign Y = 1 Sign Z = 0

1 = 1 |X| = 0. 1 1 0 1 |Y| = 0. 1 0 1 1 y₁y₂y₃y₄ +0.00000000 |Z| = 0 y₁ = 1 0.01101000 1•|X|•2^-1 +0.01101000 |Z| = |Z| + |X|•2^-1 y₂ = 0 0.00000000 0*|X |•2^-2 +0.01101000 |Z| = |Z| + 0 y₃ = 1 0.00011010 1•|X|•2^-3 +0.10000010 |Z| = |Z| + |X|•2^-3 y₄ = 1 0.00001101 1•|X|•2^-4 0.10001111 |Z| = |Z| + |X|•2^-4 Алгоритм вычислений представлен на рис. 2.1

Рис. 2.1. Алгоритм операции умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя Каждой переменной, представленной в алгоритме, в схеме должен соответствовать элемент хранения. Разрядность модуля произведения равна сумме разрядностей сомножителей. Умножение двоичного числа на 2^-i обеспечивается сдвигом этого числа вправо на соответствующее количество разрядов. Переход к анализу очередного разряда множителя (i = i + 1) может быть обеспечен сдвигом регистра множителя на один разряд в сторону старших разрядов. Исходя из этого, определим состав оборудования, необходимого для реализации АЛУ заданного типа для n = 4 (таблица 2.1).

Таблица 2.1.
Схема	Разрядность	Функции	Управляющий сигнал
Регистр модуля множимого RGX		Загрузка. Сдвиг в сторону младших разрядов.	УС1 УС2
Регистр модуля множителя RGY		Загрузка. Сдвиг в сторону старших разрядов.	УС3 УС4
Регистр модуля результата RGZ		Загрузка. Установка в "0".	УС5 УС6
Триггер знака множимого TX		Загрузка	УС7
Триггер знака множителя TY		Загрузка	УС8
Триггер знака результата TZ		Загрузка	УС9
АЛУ		Комбинационный сумматор	–
Комбинационные схемы		Получение на входе АЛУ сигналов "0" или RGX в зависимости от значения y_i	–

Структурная схема устройства представлена на рис. 2.2.

Временная диаграмма управляющих сигналов, поступающих на арифметико-логическое устройство, показана на рис. 2.3.

Рис. 2.2. Структурная схема арифметического устройства для выполнения операции умножения со старших разрядов множителя чисел, заданных в прямом коде

Рис. 2.3. Временная диаграмма управляющих сигналов