D-триггер в отличие от RS триггера имеет один информационный вход (D-вход). Особенность его функционирования заключается в том, что сигнал на выходе Q на такте (n) повторяет сигнал D в такте (n-1), то есть D-триггер задерживает на один такт информацию, существовавшую на входе D. Отсюда и название D - Delay- задержка; триггер задержки.
D-триггер со статическим управлением на элементах И-НЕ.
Ниже показана логическая структура, условное обозначение и таблица состояния.
C
D
Q
Q
Функц
X
Qn-1
Qn-1
Хран.
Уст 1
Уст 0
Рис 6.5. Тактируемый потенциалом D-триггер
Элементы DD1,2 образуют элементы управления, а DD3,4 – ячейку памяти. При С=0 элементы управления заблокированы; на их выходах поддерживается 1, вследствие чего ячейка памяти находится в режиме хранения, хранит предыдущую информацию.
При С=1сигнал на выходе Q повторяет сигнал входа D.
Минимальный интервал между тактовыми импульсами, при котором триггер еще работает без сбоев tз D=4tз ср.
максимальная входная частота Fmax=1/ tз D = 1/4 tз ср.
Достоинством триггера является простота управления, отсутствие запрещенных комбинаций входных сигналов. Область применения – ячейки для хранения двоичной информации в устройствах памяти, регистрах и т.д.
Принцип работы «защелки» заключается в следующем. При С=0 триггер Т1 обнуляется, а Т2 устанавливается в 1-ое состояние. Поэтому для Т3 устанавливается режим хранения информации (S`=R`=1). Триггеры подготавливаются к переключению (если D=1, то Q Т2 сохраняется равным 0 и переводит Т1 в неопределенный режим Q=Q`=1; если D=0, то Q` Т2 устанавливается равным 1 и переводит Т2 в режим обнуления Q=0,Q`=1). При С=1 в первом случае на Q` Т1 формируется 0 - ой уровень, который переводит Т3 в 1-ое состояние и блокирует Т2 до следующего синхроимпульса. При С=1 во втором случае на Q Т2 формируется 0-ой уровень, который переводит Т3 в 0-ое состояние, а 1-ый уровень Q` Т2 блокирует Т1 до следующего синхроимпульса. Таким образом, переключение происходит по фронту синхроимпульса, а следующее переключение возможно как минимум через некоторое время подготовки, в течение которого состояние входа В должно быть неизменно.
Имеется несколько вариантов построения тактируемого фронтом D-триггера. Один из распространенных приемов – это построение двухступенчатых триггеров на основе двух триггеров, тактируемых импульсом (рис 6.6), подобно аналогичному RS-триггеру.
Тактовый сигнал подается одновременно на обе ступени (рис 6.6а), но в триггер второй ступени после инвертора. Поэтому при С=1 информация с входа D записывается в ведущий триггер, а при С=0 переписывается в ведомый. Информация на выходе появляется лишь в момент, когда тактовый потенциал на входе С переходит из 1 в 0. Условное обозначение тактируемого фронтом 1/0 D триггера показано на рис 6.6.б.
Из структурной триггера следует, что переключение ведущей ступени (DD1) происходит с задержкой 4tз ср. Задержка переключения ведомого триггера (DD2) складывается из задержки сигнала в инверторе и собственной задержки ведомого триггера – т.е. 5tз ср. Таким образом, сигнал на выходе двухтактного триггера будет задерживаться на время tз RS =4tз ср+ 5tз ср =9tз ср. Для этого триггера характерно слишком большое время задержки при переключении и вследствие этого низкое быстродействие. Максимальная частота следования тактовых импульсов Fmax=1/ tзRS = 1/9 tз ср.
D-триггер, тактируемый перепадом 0/1
Лучшими характеристиками обладает схема D-триггера ТМ2 в сериях ТТЛ, ТТЛШ, показанная на рис 6.7. В ней применены 2 простейшие триггерные ячейки DD1,2 и DD3,4 с прямым управлением. Запись информации происходит по фронту перехода тактового импульса 0/1. Кроме того, есть дополнительные входы Ro и So для асинхронной установки триггера в 0 или 1, показанные штриховыми линиями.
C
D
Q
Q_
Функция
X
Qn-1
Qn-1
Хран.
0/1
Уст. 1
0/1
Уст. 0
Рис 6.7. Логическая структура, условное изображение и таблица состояния D-триггера (ТМ2), тактируемого перепадом 0/1
При C=0 выходы ЛЭ DD2,3 находятся в состоянии 1, и триггерная ячейка DD5,6 хранит предыдущую информацию. Прием информации в оба вспомогательных триггера DD1,2 и DD3,4 происходит совершенно иначе, чем в двухступенчатом триггере. Логические состояния в разных точках схемы триггера (рис 6.7) приведены в таблице ниже.
С
D
Y1
Y2
Y3
Y4
Y5
Y6
D
D_
Y_=D
Qn-1
Qn-1
При С=0 всегда в одном из вспомогательных триггеров оба выходные сигналы равны 1. Это неправильное состояние исчезает, когда тактовый сигнал С примет состояние 1.Устанавливающийся при этом выходной сигнал определяется другим вспомогательным триггером, находящемся в правильном состоянии.
Из этого следует
При D=0: Y3 остается в 1, Y2 переходит в 0;
При D=1: Y2 остается в 1, Y3 переходит в 0.
Сигнал, принимающий нулевое значение, определяет состояние оконечного триггера, то есть при появлении положительного перепада тактирующего импульса на выходе Q устанавливается значение Q=D.
Рассмотрим теперь, как производится последующее запирание входов данной схемы. Мы видели, что после передачи информации оба вспомогательных триггера находятся в правильном состоянии. Но в этом случае они блокируют друг друга, так что все последующие изменения сигнала D не вызывают никакой реакции:
При Y2=0 заблокирован DD1 и, следовательно, Y1,…Y4=const;
При Y3=0, заблокированы DD2 и DD3 и, следовательно, Y2,…Y4=const.
Новая информация запишется только, когда один из вспомогательных триггеров перейдет в неправильное состояние.
Этот триггер относится к универсальным триггерам. Обладает наибольшим быстродействием среди других универсальных триггеров и входит в состав всех серий ИС.
Область применения широка: регистры хранения и сдвига, счетчики импульсов, устройства хранения и преобразования двоичной информации.
