Многоразрядный комбинационный сумматор

Схема контроля четности

Схема сдвига

Демультиплексор

В противоположность мультиплексору коммутирует под управлением n адресных линий единственный входной сигнал с одним из m = 2 n выходов. Данную операцию может выполнить дешифратор (рис.2.8), если на его вход разрешения (EN) подать нформационный сигинал, а в качестве входного оичного кода использовать сигналы управления.

Дешифратор, имеющий вход разрешения и выполняющий функцию демультиплексора называют дешифратором - демультиплексором. Его условное обозначение приведено на рис.2.12.

Компаратор (CMP)

Это устройство, выполняющее функции сравнения двух слов. Для слов a = an an-1 ….. a0 и b = bn bn-1 ….. b0 компаратор определяет три типа отношений:

отношение равенства F_{a = b}

отношение «больше» F_{a > b}

отношение «меньше» F_{a < b}

Схемная реализация компаратора в соответствии с приведенными выше формулами представлена на рис.2.13.

Cдвигает код на один разряд влево или вправо в зависимости от заданного сигнала управления С=0 или С=1, соответственно. Пример реализации схемы для случая четырех входных битов приведен на рис.2.14.

Выполняет функцию проверки поступающего на ее n входов двоичного кода xn-1 xn-2 … x0 на присутствие в нем четного (нечетного) числа единиц. Схема реализует сумматор по модулю 2 битов входного кода, формируя на выходе «1», если число единиц во входном коде нечетное, и «0», если число единиц четное.

Реализация восьмивходовой схемы контроля четности на базе XOR-элементов представлена на рис.2.15. XOR-элемент, обозначаемый символом «=1», в свою очередь может быть построен по схеме, обведенной пунктиром на рис.2.13 (с исключением инверсии на выходе).

Сумматор осуществляет арифметическое сложение двух целых чисел. Накапливающий сумматор поданное на его вход число суммирует к хранящемуся в его памяти предыдущему результату. Комбинационный сумматор не имеет памяти и формирует на выходе результат сложения поданных на его вход двух чисел.

Складывается из одноразрядных сумматоров. Одноразрядный комбинационный сумматор имеет три входа a_i , b_i (соответствующие разряды складываемых чисел), p_i-1 (сигнал переноса из соседнего младшего разряда) и два выхода s_i (соответствующий разряд суммы), p_i (сигнал переноса в соседний старший разряд).

Соотношение значений входных и выходных сигналов описываются таблицей истинности, представленной на рис.2.16.

По таблице истинности легко построить логические функции для выходов сумматора:

Схемная реализация полученных логических функций представлена на рис.2.17. Условное обозначение одноразрядного комбинационного сумматора изображено на рис.2.18.