Цифровим компаратором називають функціональний вузол обчислювальної техніки, який порівнює два багаторозрядних числа A i B між собою і результат порівняння подає у вигляді сигналів співвідношення між ними A = B, A < B, A > B.
Для порівняння сигналів використовується суматор, який виконує операцію віднімання (алгебраїчного додавання) вхідних чисел і за цими результатами формуються сигнали, що показують співвідношення між ними. Для виконання операції віднімання одне із вхідних чисел подається у доповнювальному коді на відповідні входи суматора, тому до складу цифрового компаратора входить схема, яка формує доповнювальний код одного з операндів. За результатами виконання операції A – B можна зробити такі висновки:
- якщо результат дорівнює 0, то це є ознакою того, що значення A i B співпадають;
- якщо результат не дорівнює 0, а вихідне переповнення дорівнює 1, то A < B;
- якщо вихідне переповнення дорівнює 0, то це є ознакою, що A > B.
Сигнали, що показують співвідношення між вхідними числами формуються за допомогою логічних схем. Функціональна схема цифрового компаратора для чотирирозрядних чисел наведена на рис. 1.24.
Умовне графічне позначення компаратора, який показано на рис. 1.24, наведено на рис. 1.25.
Для нарощування розрядності вхідних даних цифрові компаратори дозволяється каскадувати, для чого набір вхідних сигналів компаратора доповнюють вихідними сигналами попереднього каскаду A = B, A < B, A > B(рис. 1.25). Формування кінцевого результату порівняння відбувається з урахуванням цих сигналів.
Рисунок 1.24 – Функціональна схема чотирирозрядного
цифрового компаратора
Рисунок 1.25 – Умовне графічне позначення чотирирозрядного
цифрового компаратора
Арифметично-логічні пристрої (АЛП) широко використовуються для побудування арифметичних вузлів, зокрема, АЛП є обов’язковою складовою частиною будь-якого процесора. АЛП використовується для виконання арифметичних і логічних операцій з даними, які до нього надходять і являють собою числа або будь-який інший вид інформації. Кількість розрядів у даних, над якими виконується операція, звичайно співпадає з кількістю розрядів в основних регістрах МПС. АЛП випускають як окремі мікросхеми або вони є невід’ємною складовою мікросхеми центрального процесора.
Операції, які виконуються в АЛП, можна розділити на такі групи:
- арифметичні операції над двійковими числами з фіксованою точкою;
- арифметичні операції над двійковим числами з плаваючою точкою;
- операції десяткової арифметики;
- операції індексної арифметики (для модифікації адрес команд);
- логічні операції з операндами, які є логічними змінними;
- спеціальні арифметичні операції;
- операції над алфавітно-цифровими полями.
До арифметичних операцій відносяться додавання, віднімання, множення і ділення двійкових і двійково-десяткових чисел, операції з рядками даних. До групи логічних операцій входять: диз’юнкція (логічне АБО), кон’юнкція (логічне ТА), виключне АБО, інверсія, логічні зсуви, порівняння кодів між собою тощо. До групи спеціальних арифметичних операцій входять операції нормалізації даних, арифметичні зсуви тощо.
Арифметичні операції в АЛП виконуються за допомогою багаторозрядного суматора, а логічні – відповідними логічними схемами. В залежності від характеру використання цих пристроїв АЛП поділяються на блочні і багатофункційні. В блочних АЛП для виконання різних типів операцій використовуються окремі блоки. Це дає змогу підвищити швидкодію, але збільшує апаратні витрати. В багатофункційних АЛП для виконання операцій різних типів використовуються одні й ті ж пристрої, які комутуються по-різному, в залежності від виконуваної операції. Вибір операції і необхідних блоків здійснюється за допомогою сигналів керування, якими кодується операція, яку необхідно виконати. Крім результату АЛП формує набір спеціальних сигналів – ознаки результату (прапорці). Умовне позначення АЛП на схемах показано на рис. 1.26.
Рисунок 1.26 – Умовне графічне позначення АЛП
Тому що, двійковий суматор, який використовується в АЛП для виконання арифметичних операції, є комбінаційним пристроєм, то для одночасного подання двох операндів на його входи необхідно мати запам’ятовувальні пристрої для тимчасового зберігання операндів і результату.
До АЛП операнди можуть надходити з двох регістрів загального призначення (РЗП) або із регістра і комірки пам’яті, а результат надходить до регістру або до комірки пам’яті, які визначені як приймач результату. Така система має назву двоадресної. тому МПС повинна подати адреси обох операндів. Схему організації двоадресної системи показано на рис. 1.27,а.
В інших МПС один з операндів до початку виконання команди обов’язково зберігається в акумуляторі, а після закінчення результат записується на місці операнда, який безповоротно втрачається. Така система має назву одноадресної, тому що необхідно адресувати лише один операнд. Схему організації одноадресної системи показано на рис. 1.27,б.
До важливої характерної ознаки АЛП відноситься формування ним ознак результату (прапорців) – тобто деяких властивостей результату, які можуть вплинути на подальше виконання програми. Ознаки результату формуються після отримання результату і записуються у спеціальний регістр – регістр ознак результату (або інші назви цього регістра – регістр прапорців, регістр стану), де вони зберігаються до формування результату наступної операції. Слід зазначити, що ознаки результату формують лише команди арифметичних і логічних операцій. Регістр ознак, у залежності від типу мікропроцесора, може мати різну кількість розрядів, які відповідають властивостям результату і зберігають інформацію про стан деяких апаратних або програмних компонентів процесора. Формат регістра ознак для відповідної мікросхеми може бути таким, як показано на рис. 1.28.
Кожна з ознак результату (прапорець) зберігається у одному розряді регістра і кодує наявність відповідної ознаки значенням 0 або 1. Розглянемо кожну з ознак результату з короткою характеристикою:
- C (carry) – ознака зберігає значення перенесення до наступного старшого розряду за межами розрядної сітки або значення позики з цього розряду;
- S (sign) – розряд регістра зберігає копію знакового розряду результату операції. Значення цієї ознаки, що дорівнює 1 відповідає від’ємному результату;
- Z (zero) – ознака нульового результату. Для результату, що дорівнює 0 – ознака набуває значення 1;
- AC (auxiliary carry) – ознака зберігає значення перенесення зі старшого розряду молодшої тетради у молодший розряд старшої тетради байта при додаванні двійково-десяткових чисел або – значення позики зі старшої тетради до молодшої при відніманні;
- OVR (overflow) – ознака, яка сигналізує про втрату старшого біта результату додавання або віднімання чисел зі знаком, що обумовлено наявністю перенесення у знаковий розряд. При додаванні ознака набуває значення 1, якщо є перенесення у старший (знаковий) біт результату, але немає перенесення з нього і навпаки якщо є перенесення у біт C, але немає перенесення у старший (знаковий) біт. При відніманні ознака дорівнює 1, якщо є позика зі старшого (знакового) біта результату, але немає позики з нього і навпаки якщо є позики з біта C, але немає позики зі старшого (знакового) біта. Значення ознаки дорівнює результату виконання логічної операції виключне АБО над значеннями бітів C і перенесенням до старшого (знакового) біта результату
CÅ CD7,
де CD7 – перенесення до старшого (знакового) біта результату.
- P (parity) – значення цієї ознаки дорівнює 0, якщо результат операції складається з непарної кількості одиниць.
Рисунок 1.27 – Схема організації двоадресного (а) і
одноадресного (б) АЛП
| C
| S
| Z
| AC
| OVR
| P
|
| Ознака перенесення (позики)
| Ознака знаку
| Ознака нуля
| Ознака допоміжного перенесення
| Ознака переповнення
| Ознака додатності
|
Рисунок 1.28 – Формат регістра і назви ознак результату
Формування ознак покажемо на прикладі виконання арифметичної і логічної операцій для восьмирозрядних чисел:
– арифметична операція над двійковими числами
Якщо вважати, що операція виконується над беззнаковими числами, то це 239D + 120D = 359D і результат з урахуванням перенесення правильний, якщо вважати що числа зі знаками, то це (–17D) + 120D = + 103D . Враховуючи, що числа зі знаком подані в доповнювальному коді, то результат також правильний. Ознаки результату не залежать від того над якими числами виконувалась операція. Вони набувають таких значень:
C = 1– перенесення у 9 розряд має місце;
S = 0 – восьмий розряд результату, що кодує знак, дорівнює 0, результат додатний;
Z= 0 – результат не дорівнює нулю;
AC = 1 – відбулося перенесення з молодшої тетради до старшої. Слід сказати, що АЛП виставляє ознаки, формально, за їх наявності, не враховуючи конкретні обставини виконання операції;
OVR = 1 – відбулося переповнення розрядної сітки (біт C) і не відбулося перенесення до старшого (знакового) розряду.
C Å D7 = 1 Å 0 = 1.
якщо це числа зі знаком і передбачається їх подальша обробка, то необхідно збільшити довжину розрядної сітки;
P = 0 – результат (без урахування перенесення) складається з непарної кількості (5) одиниць.
– логічна операція кон’юнкція над восьмирозрядними логічними змінними
При виконанні логічних операцій перенесення не відбувається, тому ознаки C, AC і OVR не формуються, а зберігають свої значення, яких набули при попередній операції. Ознака S формується формально копіюванням старшого розряду результату. Після виконання логічної операції ознаки набувають таких значень:
C = Х – зберігає попереднє значення;
S = 0 – восьмий розряд результату, що кодує знак, дорівнює 0;
Z = 0 – результат не дорівнює нулю;
AC = Х – зберігає попереднє значення;
OVR = Х – зберігає попереднє значення;
P = 0 – результат складається з непарної кількості (3) одиниць.
Умовне графічне позначення мікросхеми чотирирозрядного АЛП наведено на рис. 1.29.
Рисунок 1.29 – Умовне графічне позначення мікросхеми чотирирозрядного АЛП
Виводи цієї мікросхеми мають таке функціональне призначення:
- a0 – a3 – входи операнда А;
- b0 – b3 – входи операнда B;
- S0 – S3 – входи для подання коду операції, що буде виконуватись;
- С0 – вхідне перенесення;
- M – код режиму роботи M = 1 – АЛП може виконувати 16 логічних операцій, M = 0 – 16 арифметичних операцій;
- F0 – F3 – результат виконання операції;
- C – вихідне перенесення;
- A = B – ознака рівності вхідних операндів;
- G – вихід сигналу генерування перенесення;
- P – вихід сигналу розповсюдження перенесення.
Останні два сигнали використовуються для нарощування розрядності операндів і збільшення швидкодії схеми, яка буде отримана.
1.1.8 Послідовністні цифрові пристрої. Тригери: RS-тригер, D-тригер, Т-тригер, JK-тригер.
Скінченні ЦА з невеликим обсягом внутрішнньої пам’яті являють собою елементи послідовністних цифрових пристроїв. До таких пристроїв у першу чергу відносяться тригери. По способу запису інформації тригери можливо розподіляти на асинхронні і синхронні.
Асинхронні тригери. Тригер – це цифровий пристрій, в якому організовано перехрестні зворотні зв’язки і який може нескінченно довго знаходитися в одному з двох стійких станів, які мають назви одиничний і нульовий. Перемикання з одного стану в інший відбувається стрибком при надходженні вхідного сигналу й відповідно до стану в якому триггер знаходився до перемикання.
Перехід тригера у одиничний стан (set) відбувається при наявності активного сигнала на вході, який позначається літерою S, а перехід тригера у нульовий стан (reset) – при наявності сигналу на вході R.
Усі тригери, так само, як і цифрові автомати можливо поділити на асинхронні та синхронні. До асинхронних тригерів відносяться так званні RS-тригери.
Умовне графічне позначення RS-тригера показано на рис. 1.30. Видно, що такий тригер має два входи і два виходи: прямий Q і інверсний Q
Рисунок 1.30 – Умовне графічне позначення RS-тригера
Алгоритм роботи будь-якого послідовністного пристрою можливо описати за допомогою таблиці перемикань. Таблиця перимикань для такого пристрою наведена у табл. 1.2. В цій таблиці взначено стани тригера і названо режими роботи, які відповідають цим станам. Вважаємо, що активними сигналами, яки
Таблиця 1.5 – Таблиця перемикань асинхронного RS-тригера
| №
| Sn
| Rn
| Qn
| Qn+1
| 
| Режим
|
|
|
|
|
|
|
| Зберегання інформації
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Встановлення 1
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Встановлення 0
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Заборонений стан
|
|
|
|
|
|
|
|
В таблиці прийняті такі позначення: Sn , Rn , Qn – сигнали, які діють на входах і на на прямому виході тригера перед спрацювуванням, Qn+1 , Qn+1 – сигнали на прямому і інверсному виходах тригера після перемикання.
В режимі зберігання інформації на входи тригера не надходять активні сигнали і стан тригера не змінюється, що можливо трактувати, як зберігання інформації.
У режимі встановлення 1, активний сигнал надходить на вхід запису 1 (вхід S), а на вхід R надходить неактивний сигнал 0, тому в тригер записується 1.
У режимі встановлення 0, активний сигнал надходить на вхід запису 0 (вхід R), а на вхід S надходить неактивний сигнал 0, тому в тригер записується 0.
При поданні активного сигналу на обидва входа S і R тригер буде находитися у забороненому стані, який характеризується тим, що буде порушено закони роботи тригера і на обох виходах формуються однакові сигнали, що дорівнюють 0. При переході із забороненого режиму в режим зберігання інформації у тригері буде зберігатися випадкова інформація.
За допомогою таблиці перемикань можливо синтезувати схему тригера. Синтез будемо виконувати за допомогою діаграми Вейча, як було показано вище. В якості вхідних змінних будемо використовувати сигнали S, R і сигнал поточного стану Qn , а в якості вихідного значення – сигнал Qn+1. Діграму Вейча будуємо для двох виходів Qn+1 і Qn+1. Діаграми наведені на рис. 1.31. На рис. 1.31a наведено діаграму Вейча для виходу Qn+1, вона реалізує схему по одиницям і на рис. 1.31b для виходу Qn+1, яка реалізує схему по нулях.
a) b)
Рисунок 1.31 – Діаграми Вейча для RS-тригера
Клітинки, які відповідають забороненому стану роботи можуть вважатися невизначеними і використовуватися для мінімізації в якості будь-якого символу.
Відповідно рис. 1.31a отримуємо логічний вираз для формування сигналу Qn+1, який має вигляд:
Qn+1 = R ˅ (S ˅ Qn) (1.1)
й відповідно рис. 1.31b отримуємо логічний вираз для формування сигналу Qn+1, який має вигляд:
Qn+1 = S ˅ (R ˅ Qn) (1.2)
Відповідно до цих виразів схема RS-тригера буде мати вгляд, як показано на рис. 1.32. Такий тригер має назву асинхронний RS-тригер з прямими входами, тому що активними рівнями сигналів, відповідно виразів будуть сигнали логічної 1.
Рисунок 1.32 – функціональна схема RS-тригера з прямими входами
Роботу цього тригера можливо описати за допомогою часових діаграм, як показано на рис. 1.33.
Рисунок 1.33 – Часові діаграми, які описують роботу асинхронного RS-тригера з прямими входами
Вважаємо що до початка аналізу роботи (час до моменту t0) тригер знаходиться у стані зберігання 0. У момент t0 на вхід S надходить сигнал логічної 1, а на вході R зберігається неактивний стан логічного 0. Така комбінація сигналів згідно табл. 1.5 відповідає режиму запису 1, тому на виході Q сигнал встановлюється у стан логічної 1, тобто відбувається запис 1 в тригер. Вихід Q не показано, тому що відповідно алгоритму роботи тригера на ньому буде встановлено стан інверсний до виходу Q (логічного 0). В наступні моменти (t1 …t4 ) стани тригера будуть змінюватися відповідно написів на рисунку.
Аналогично можливо побудувати асинхронний RS-тригер на елементах ТА-НІ. Схема такого тригера наведена на рис. 1.34.
Рисунок 1.34 – функціональна схема RS-тригера з інверсними входами
Ця схема має назву тригер з інверсними входами, тому що активними сигналами для управління є сигнали логічного 0. Завдяки цьому для цього тригера заборонений стан буде реалізовано, якщо на входах одночасно будуть сигнали логічної 1. Часові діаграми показано на рис. 1.35.
Рисунок 1.35 – Часові діаграми, які описують роботу асинхронного RS-тригера з інверсними входами
Асинхронні тригери використовуються як електронні реле, елементи пам’яті і елементи для побудування інших тригерів.
Асинхронні тригери миттєво спрацьовують при надходженні вхідного активного сигналу. Однак у багатьох випадках необхідно синхонізувати перемикання всіх пристроїв схеми, тому що відсутність одночасноо спрацьовування може привести до неперебаченних наслідків.
Синхронні тригери.Синхронні тригери відрізняються від асинхронних наявністю окремого додаткового входу для прийому спеціального сигналу – сигналу синхронізації (сигналу тактової частоти) (clock) , який визначає момент спрацьовування тригера. Тобто в такому тригері є дві групи входів. Одна – для прийму інформаційних сигналів, які забезпечують запис певної інформації, друга – визначає моменти часу в які проводиться цей запис. Ці моменти є загальними для всіх вузлів, які входять до складу всієї схеми (пристрою).
Використання сигналу синхронізації обумовлено можливістю «перегонів» (races) між сигналами, які проходять по паралельним колам схеми, як показано на рис. 1.36.
На рис. 1.36 коказано, що вхідний сигнал розгалужується на дві частини схеми, в яких відбувається формування сигналів, для управління асинхронним тригером. У кожній з цих частин власне значення часу затримки сигналу Δt1 і Δt2 , тому сигнали R і S надійдуть на входи тригера з розбіжностями в часі. Ці розбіжності можуть привести до формування значень сигналів R і S, які будуть відповідати забороненому стану в результаті чого в роботі схеми можуть виникати помилки.
Рисунок 1.36 – Схема, яка пояснює механізм «перегонів»
Для організації входу для прийму сигналу синхронізації схема асинхронного тригера доповнюється комбінаційною схемою, яка забезпечує проходження сигналів запису інформації на входи тригера лише за умови наявності сигналу синхронізації.
Синхронний RS-тригер. Схема простішого синхронного RS-тригера показана на рис. 1.37a і його умовне позначення на рис. 1.37b.
a) b)
Рисунок 1.37 – Схема і умовне позначення синхронного RS-тригера
Запис інформації в цей тригер відбувається при наявності активного сигналу на вході синхронізації C (сигнал логічної 1), а при неактивному сигналі – тригер знаходиться у стані зберігання інформації й не реагує на зміни сигналів на інформаційних входах. Зберігання інформації також при відсутності активних сигналів на інформаційних входах, навіть при наявності акивного сигналу на вході синхронізації. Таблиця перемикань цього тригера наведена у табл. 1.6. З таблиці видно, що при одночасній появі активних сигналів на інформаційних входах і вході синхронізації тригер переходить до забороненного стану й на його виходах одночасно формуються сигнали логічної 1.
У синхронних тригерів є можливість організувати ще одну групу входів, які є асинхронними й мають назву входи попереднього запису. Вони мають назви R і S, відповідно до інформації, яку кожен записує.
Таблиця 1.6 – Таблиця перемикань синхронного RS-тригера
| №
| C
| Sn
| Rn
| Qn
| Qn+1
|
| Режим
|
|
|
|
|
|
|
|
| Зберегання 0
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Зберегання 1
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Встановлення 1
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Встановлення 0
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| Заборонений стан
|
|
|
|
|
|
|
|
|
Характерною особливістю такого тригера є те, що поки діє сигнал синхронізації він є «прозорим», тобто сигнали з інформаційних входів проходять на вихід схеми, зменшує завдостійкість цього тригера.
D-тригер. Для запобігання переходу тригера у заборненний стан можливо об’єднати входи R і S через інвертор, як показано на рис. 1.38a, або використовуючи можливості елемента ТА-НІ, як показано на рис. 1.38b. В цьому випадку інформаційний сигнал буде один. Такий тригер буде мати назву D-тригер (delay – затримка), а обєднанний вхід – вхід D.
a) b)
Рисунок 1.38 – Схеми побудування D-тригера
Такий тригер затримує появу вихідного синалу на один такт відносно вхідного. D-тригер буде записувати інформацію зі входу D при наявності сигналу логічної 1 на вході синхронізації, тобто D-тригер, який побудовано за такою схемою також є «прозорим».
Часові діаграми сигналів на виводах такого тригера показано на рис. 1.39. На цих діграмах видно, що у момент часу t0 відбувається запис 1 у тригер, а у момент t1 – запис 0, з моменту t2 показано як тригер працює під час «прозорості». Так, у момент t3 на вхід D надходить імпульс, який без перешкод і змін проходить на вихід тригера, а у момент t4 надходить імпульс, який продовжується після закінчення синхроімпульсу, тому значення 1, що було записано у тригер зберігається до моменту t5 . У момент t5 відбувається запис 0, а у момент t6 – запис 1. Загалом надходження у моменти t3 і t4 можливо вважати дією завад, які надходять під час дії синхроімпульсу.
Рисунок 1.39 – Часові діаграми роботи D-тригера
Умовне позначення такого тригера з входами попереднього запису показано на рис. 1.40. Входи попереднього запису, як правило, є інверсними, тобто активним рівнем сигналу для них є сигнал логічного 0.
Рисунок 1.40 – Умовне позначення D-тригера
Двохступеневі тригери (MS-тригери).Ці тригери розроблено для підвищення завадостійкості тригерів розглянутих вище. Вони вміщують два синхронних RS-тригера, які включено послідовно. Перший з цих тригерів має назву ведучого або М-тригера (master – хазяїн), а другий – ведений або S-тригер (slave – раб). Схема такого тригера наведена на рис. 1.41.
Завдяки единому синхросигналу схема працює як одне ціле, але М-тригер і S-тригер спрацювують у різні моменти часу, тому що синхросигнал на обидві схеми надходить через інвертор. Тому коли на вхід синхронізації схеми надходить сигнал з рівнем 1, то він дозволяє запис у М-тригер, але забороняє спрацьовування S-тригера, на С вхід котрого він надходить через інвертор.
Рисунок 1.41 – Схема двохступеневого синхронного RS-тригера
Таким чином, незважаючи на те що кожна ступінь MS-тригера «прозора», в будь-який момент часу одна з них заблокована і інформація з інформаційних входів не проходить на вихід. Тригер змінює свій стан лише по зрізу сигналу синхронізації (у моменти часу t1, t2 і t4 ), як показано на рис. 1.42. У моменти t0 і t3 тригер знаходиться у стані збереження інформації й перемикання не відбувається.
Рисунок 1.42 – Часові діаграми роботи двохступеневого синхронного RS-тригера
Недоліком такого тригера можливо вважати наявність заборонених станів при надходженні одночасно двох активних сигналів на інформаційні входи.
JK-тригер. Для усунення заборонених станів схема ускладнюється і вона приймає вигляд, який показано на рис. 1.43. Такий тригер має назву JK-тригер. Він є непрозорим і в ньому немає заборонених станів. Активний сигнал на вході J і зріз імпульсу синхронізації приводить до запису 1 у тригер, а активний сигнал на вході K зріз імпульсу синхронізації записує у тригер 0.
При одночасній появі активних сигналів на обох входах і зріз імпульсу синхронізації змінює стан тригера на інверсний до поточного. Такий режим має назву режим лічби імпульсів. Таблиця перемикань цього тригера наведена у табл. 1.7.
Рисунок 1.43 – Схема JK-тригера
Таблиця 1.7 – Таблиця перемикань JK-тригера
| J
| K
| С
| Qn
| Qn+1
| Режим
|
|
|
| ↓
|
|
| Збереження інформації
|
|
|
| ↓
|
|
| Збереження інформації
|
|
|
| ↓
|
|
| Запису 1
|
|
|
| ↓
|
|
| Запису 1
|
|
|
| ↓
|
|
| Запису 0
|
|
|
| ↓
|
|
| Запису 0
|
|
|
| ↓
|
|
| Лічби імпульсів
|
|
|
| ↓
|
|
| Лічби імпульсів
|
У цій таблиці символом ↓ показано, що перемикання тригера буде відбуватися при наявності зрізу синхроімпульсу на вході С.
Кількість входів J і K, зазвичай дорівнює 3, що спрощує використання цього тригера в якості елеметів для побудування регістрів та лічильників імпульсів. Умовне позначення JK-тригера показано на рис. 1.44.
Рисунок 1.44 – Умовне графічне позначення JK-тригера
Т-тригери.В цифровій техниці для побудування послідовних лічильників імпульсів використовуються тригери з одним асинхронним входом, які змінюють свій стан при надходженні на цей вхід кожного імпульсу. Такі тригери мають назву Т-тригери, або тригери зі входом для лічби кількості імпульсів. Такі тригери можуть бути побудовані з D-тригерів або JK-тригерів. Схеми показано на рис. 1.45.
a) b)
Рисунок 1.45 – Схеми перетворення для D- і JK-тригерів
Часові діаграми, які описують роботу цих тригерів показано на рис. 1.46. Так, на рис. 1.46 показано часові діаграми вхідного і вихідних для D-тригера (QD ) і JK-тригера (QJK ).
Рисунок 1.46 – Часові діаграми
6
