Принципи побудування ЗП з завданою організацією

Задача побудови модуля (блоку) ЗП в залежності від завдання і початкових умов може вирішуватися у різний спосіб. Умови задачі також можуть мати свої відзнаки в залежності від конкретних умов функціонування цього блоку.

Технічне завдання на розробку модуля ЗП повинно вміщувати:

− технічні характеристики МПС, для якої буде розроблюватися модуль: потрібна інформаційна ємність, розрядність та типи сигналів шини адреси та шини даних, розподіл адресного простору, наявність сигналів керування і їх рівні, довжина ліній проходження сигналів, інформаційна організація модуля пам’яті, наявність блоків живлення – рівні напруг та величини електричних струмів, що вони забезпечують тощо;

− часові характеристики сигналів керування: тривалість імпульсів керування, часові затримки між ними, співвідношення між перепадами цих сигналів;

− часові характеристики сигналів, які формуються блоком, що розроблюється, їх співвідношення з внутрішніми і зовнішніми сигналами в МПС ;

− електричні характеристики сигналів, на виході блоку ЗП: рівні напруги, навантажувальна спроможність виходів блоку.

Головна задача, що при цьому вирішується – забезпечення необхідної інформаційної ємності і забезпечення розрядності сигналів даних. Вирішення цієї задачі, в залежності від наявності мікросхем пам’яті може бути двох видів:

– в номенклатурі мікросхем пам’яті існує ВІС, яка відповідає завданню на інформаційну організацію модуля і забезпечує відповідні часові характеристики. В цьому випадку мікросхема встановлюється у ЦП і виконується узгодження рівней сигналів керування або їх формування в разі необхідності. На цьому побудування модуля пам’яті вважається закінченим.

– в номенклатурі мікросхем пам’яті не існує ВІС, яка відповідає завданню на організацію модуля. В цьому випадку необхідно з наявних типів ВІС побудувати схему, що буде відповідати завданню. Ця задача має два варіанти: по-перше – у наявності є мікросхеми, що мають необхідну інформаційну ємність, але мають меншу розрядність даних, по-друге у наявності можуть бути ВІС, які мають меншу інформаційну ємність, ніж задано, але забезпечують розрядність шини даних.

Побудування модулів пам’яті ПЗП і ОЗП відбувається аналогічно. Різниця між ними полягає лише у необхідності забезпечення і формування специфічних, для кожного з них, сигналів керування.

Розглянемо приклад побудування ПЗП для використання у ЦП, який має 24-розрядну шину адреси, 8-розрядну шину даних і на шині керування якого формуються сигнали:

− – з активним рівнем логічного 0, окремо для блоку ПЗП;

− – сигнал керування процесом запису/зчитування, активний рівень логічного 0 має сигнал W;

інформаційна організація модуля, що розроблюється становить 115К × 8, в модулі пам’яті необхідно використовувати мікросхему РПЗП-УФ типу АМ27С512, що має організацію 64К × 8. Початкова адреса комірки пам’яті для модуля – 000000_В.

По-перше, визначимо кількість мікросхем для забезпечення необхідної організації

Якщо у результаті отримано дробове число, то його необхідно заокруглювати обов’язководо більшого цілого числа. По-друге, визначимо останню адресу комірки пам’яті модуля. Дві ВІС модуля повинні працювати по-черзі, обробляючи кожен по 64К інформації. У сумі обидві ВІС можуть обробити 128К інформації, що буде відповідати 2¹⁷ = 131072_D адресам. Якщо подати це число у шістнадцятьковій системі числення, то отримаємо число 1FFFF_H, яке й буде останньою адресою модуля. Це число більше ніж задане – 115К, це означає, що останні комірки пам’яті модуля ніколи використовуватись не будуть.

ВІС, яку необхідно використовувати має такі виводи: шістнадцять адресних входів – A₀ – A₁₅; вісім виходів даних – DO₀ – DO₇; входи керування – , і . Таким чином, необхідно з’єднати 2 ВІС з шинами МПС і між собою так, щоб забезпечити черегування їх роботи в залежності від встановлення адреси.

Схема блоку приведена на рис. 1.106.

Таблиця істинності мікросхеми АМ27С512 приведена у табл. 1.11.

Таблиця 1.11 – Таблиця істинності мікросхеми АМ27С512

Робота кожної з мікросхем відбувається відповідно до цієї таблиці за сигналами керування, що надходять від схеми ЦП. Робота модуля відбувається в діапазоні адрес, який був визначений раніше. Якщо ЦП формує адресу більшу ніж 01FFFF_Н, то на виході 7-входового елементу АБО (елемент DD1) формується сигнал логічної 1, який з’явиться на виході 2-входового елементу АБО (елемент DD2) і переведе обидві мікросхеми ВІС до неактивного стану.

Вибір однієї з двох мікросхем ПЗП відбувається сигналом A₁₆ (лінія 17 адресної шини). Якщо на цій лінії є сигнал логічного 0 адреси в діапазоні 000000_Н – 00FFFF_Н), то дозволяється робота мікросхеми DD4 на вхід СЕ якої надходить сигнал логічного 0. Якщо діапазон адрес, що виставлено на шину адреси становить 010000_Н – 01FFFF_Н, то дозволяється зчитування з мікросхеми DD5 на вхід СЕ якої надходить сигнал логічного 0 з виходу інвертора . (елемент DD3). Зчитування інформації відбувається сигналом , що надходить на входи ОЕ обох мікросхем.

Розглянемо приклад побудування ПЗП для використання у ЦП, який має 24-розрядну шину адреси, 8-розрядну шину даних і на шині керування якого формуються сигнали:

− – з активним рівнем логічного 0, окремо для блоку ПЗП;

− – сигнал керування процесом запису/зчитування, активний рівень логічного 0 має сигнал W.

інформаційна організація модуля, що розроблюється становить 64К × 16, але розрядність шини даних становить 16 розрядів (слово). В модулі пам’яті необхідно використовувати мікросхему ОПЗП статичного типу АМ21С512, що має організацію 64К × 8. Початкова адреса комірки пам’яті для модуля – 000000_В.

Визначимо кількість мікросхем для забезпечення необхідної організації

Визначимо останню адресу комірки пам’яті модуля. Так як, інформаційна ємність модуля складає 64К, то остання адреса буде 00FFFF_H/

ВІС, яку необхідно використовувати має такі виводи: шістнадцять адресних входів – A₀ – A₁₅; вісім входів/виходів даних – DІO₀ – DІO₇; входи керування – , , і .

Для збільшення кількості розрядів шини даних слід з’єднати мікросхеми таким чином, щоб забезпечити їх одночасну роботі з однаковими адресами.

Схема блоку приведена на рис. 1.107.

Робота мікросхем ОЗП відбувається згідно таблиці істинності табл. 1.12 відповідно сигналів керування, що надходять від МПС. Обидві мікросхеми працюють одночасно (паралельно сигналів адрес і сигналів керування).

Таблиця 1.12 – Таблиця істинності мікросхеми ОЗП типу АМ21С512

Рисунок

Рисунок 1.107 ‒ Модуль ОЗП з організацією 64К × 16

1.1.15 Програмовані логічні інтегральні схеми

У цифровій техниці у багатьох випадках, наприклад, у телекомунікаціях, при виконанні цифрового оброблення сигналів можна доповнювати, а іноді навіть заміняти мікропроцесорні засоби на програмовані логічні інтегральні схеми (ПЛІС).

На них можна будувати спеціалізовані цифрові пристрої, керувальні засоби – контролери, і застосовувати у тих областях, де апаратним рішенням задач можна віддати перевагу порівняно з програмними рішеннями, які завжди є послідовними. Застосування ПЛІС збільшує продуктивність системи іноді у десятки разів. У той самий час зберігається така ж сама гнучкість реалізації алгоритмів, як і при програмному способі. Задавати алгоритм дії проектованого цифрового пристрою для реалізації на ПЛІС можна у вигляді часових діаграм, текстового опису, схем на логічних елементах, у вигляді логічних функцій. Для отримання оптимального алгоритму використовується процедура мінімізації, як було показано вище. ПЛІС – це надвелика інтегральна схема, яка вміщує на кришталі універсальні налаштовувані користувачем функціональні перетворювачі та програмовані зв’язки між ними, що дозволяє скомпонувати в одному корпусі єлектрону схему, яка є еквіалентною до стандартної, що складається з десятків до кількох сотен стандатніх логічних мікросхем. ПЛІС можуть реалізовувати блоки пам’яті, блоки цифрової обробки сигналів, вбудовані процесорні ядра з периферією, швидкісні канали введення-виведення тощо.

При створеннні систем на основі ПЛІС всі етапи розробки виконуються з використанням систем автоматичного проектування (САПР). Кожна компанія-виробник ПЛІС пропонує власну САПР, яка забезпечує повний цикл розробки схеми для кожного типу ПЛІС.

найбільшу групу ПЛІС складають спеціалізовані по застосуванню апаратні засоби ‒ ASIC (application specific integrated curcuit). До них відносяться интегральні схеми, які за допомогою фізичних змін і/або спеціального програмного забезпечення можна привести до необхідного виду, який відповідає вимогам до розроблюваної схеми. Загалом ця група представлена програмованими логічними інтегральними схемами ‒ PLD (programmable logic devices).

В залежності від способу програмування мікросхеми PLD розподіляються на наступні групи:

− ВІС з плавкими перемичками (fuse link), які перепалюються;

− ВІС без плавких перемичок (anti fuse), в яких потрібні з’єднання формуються електичними засобами;

− 1-бітові RAM-комірки, тригери;

− EPROM-комірки з довготривалим зберіганням заряду, інформація в цих комірках може знищуватися під впливом ультрафіолетового випромінювання;

− EPROM-комірки з довготривалим зберіганням заряду, інформація в ціх комірках може знищуватися електичним стиранням.

В залежності від структури ВІС PLD, в яких використовуються програмовані ТА- й АБО- матриці, розрізняють наступні типи PLD:

− PLA (programmable logic array) ‒ програмовані ТА- й АБО- матриці;

− PAL (programmable array logic) – програмована ТА-матриця, фіксована АБО- матриця;

− GAL (gated array logic) – теж саме, що і PLA але з додатковими програмованими вихідними схемами;

− EEPROM – програмована АБО-матриця, фіксована ТА-матриця;

− FPGA (field programmable gate array), LCA (logic cell array) – електрично програмована енергонезалежна логічна матриця;

− CPLD (complex programmable logic device), EPLD (erasable programmable logic device) – електрично програмована енергонезалежна логічна матриця, інформація може знищуватися ультрафіолетовим або електичним стиранням.

Схема ТА-матриці, яка використовується у ВІС PLD показана на рис. 1.108. на рис. 1.108a показана повна схема ТА-матриці, а на рис. 1.108b – спрощена.

Рисунок 1.108 – Умовне графічне позначення ТА- матриці

На цьому рисунку передбачено, що символом × позначено зєднання, яке вже встановленно, інші зєднання можуть бути запрограмованими, в разі необхідності. Схема, яка показана на рис. 1.108 реалізує логічний вираз

Y = x₀ ˄ x₁ ˄ x₂ .

Така ТА-матриця вкупі з АБО-матрицею дає представлення про загальну схему ВІС PLA, яка показана на рис. 1.109.

Рисунок 1.109 – Загальна схема ВІС PLA

На цьому рисунку кожен з трьох вихідних елементів АБО, на яких формуються вихідні сигнали F₀ … F₂ , має по три входи. Ця схема може доповнюватися єлементами, яки реалізують інверсію вихідних сигналів, можуть організовуватися виходи з «трьома стійкими станами», вихідні сигнали можуть тимчасово запам’ятовуватися тощо. У поєднанні з пристроями, які забезпечують формування вхідних і вихідних сигналів, а також певні можливості їх обробки ці схеми становлять блоки з яких можливо створювати инші типи ПЛІС, які розглядалися вище.